Post-Synthesis function problem

[s095339]

大家好，小弟完成了RTL的設計，並成功跑了Synthesis，跑完之後去側post-synthesis functional simulation

在設計中 我讓awready = awready_reg , wready=wready_reg 讓我的訊號可以用always block來設計
我的code是這樣：lite_state == LITE_idle的時候 當clk抓到awvalid為1的時候 把awready設為1並保持。當clk抓到wvalid為1的時候，把wready設為1並保持。 然後 lite_state 切換到下一個狀態。程式片段如下

但是我實際跑出來的波形

我不懂為甚麼awready_reg wready_reg設為1 接到wire的wready awready會是X 並且到了下一個clk 兩個reg也都變成X

我想知道是我的coding style的問題還是甚麼其他原因造成的。behavior simulation是完全沒問題的。

順帶一提 我的synthesis的 warning只有這些