From 501a212d2bb8eff4ba1c68b450b21d2c95fa7ef9 Mon Sep 17 00:00:00 2001 From: Wanda Date: Tue, 5 Nov 2024 04:01:38 +0000 Subject: [PATCH] ise_hammer: xc4000. --- Cargo.toml | 13 +- databases/xc4ke-tiledb.json | 1 + databases/xc4kex-tiledb.json | 1 + databases/xc4kxla-tiledb.json | 1 + databases/xc4kxv-tiledb.json | 1 + databases/xc5k-tiledb.json | 2 +- databases/xcsxl-tiledb.json | 1 + databases/xcv-tiledb.json | 2 +- docs/gen_xilinx.py | 5 +- docs/xilinx/index.rst | 5 + docs/xilinx/spartanxl/clb.rst | 65 + docs/xilinx/spartanxl/corner.rst | 30 + docs/xilinx/spartanxl/index.rst | 14 + docs/xilinx/spartanxl/io.rst | 114 ++ docs/xilinx/spartanxl/splitter.rst | 51 + docs/xilinx/xc4000e/clb.rst | 65 + docs/xilinx/xc4000e/corner.rst | 30 + docs/xilinx/xc4000e/index.rst | 14 + docs/xilinx/xc4000e/io.rst | 114 ++ docs/xilinx/xc4000e/splitter.rst | 51 + docs/xilinx/xc4000ex/clb.rst | 65 + docs/xilinx/xc4000ex/corner.rst | 30 + docs/xilinx/xc4000ex/index.rst | 14 + docs/xilinx/xc4000ex/io.rst | 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\ No newline at end of file diff --git a/databases/xc5k-tiledb.json b/databases/xc5k-tiledb.json index 8f0ee126..0cd0ca88 100644 --- a/databases/xc5k-tiledb.json +++ b/databases/xc5k-tiledb.json @@ -1 +1 @@ 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\ No newline at end of file diff --git a/databases/xcv-tiledb.json b/databases/xcv-tiledb.json index 279ef27e..a119c77a 100644 --- a/databases/xcv-tiledb.json +++ b/databases/xcv-tiledb.json @@ -1 +1 @@ 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\ No newline at end of file diff --git a/docs/gen_xilinx.py b/docs/gen_xilinx.py index 2b22478c..10bb86d8 100644 --- a/docs/gen_xilinx.py +++ b/docs/gen_xilinx.py @@ -1,6 +1,9 @@ import json -for kind in ["xc5k", "xcv", "xc2v", "xc3s", "xcexf", "xc6s", "xc4v", "xc5v", "xc6v", "xc7v"]: +for kind in [ + "xc4ke", "xc4kex", "xc4kxla", "xc4kxv", "xcsxl", "xc5k", "xcv", + "xc2v", "xc3s", "xcexf", "xc6s", "xc4v", "xc5v", "xc6v", "xc7v" +]: with open(f"../databases/{kind}-tiledb.json") as dbf: db = json.load(dbf) diff --git a/docs/xilinx/index.rst b/docs/xilinx/index.rst index 86f23cf2..0026f311 100644 --- a/docs/xilinx/index.rst +++ b/docs/xilinx/index.rst @@ -5,6 +5,11 @@ Xilinx FPGAs :maxdepth: 2 :caption: Contents: + xc4000e/index + xc4000ex/index + xc4000xla/index + xc4000xv/index + spartanxl/index xc5200/index virtex/index virtex2/index diff --git a/docs/xilinx/spartanxl/clb.rst b/docs/xilinx/spartanxl/clb.rst new file mode 100644 index 00000000..fe03d310 --- /dev/null +++ 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:maxdepth: 2 + :caption: Contents: + + clb + io + corner + splitter + diff --git a/docs/xilinx/xc4000e/io.rst b/docs/xilinx/xc4000e/io.rst new file mode 100644 index 00000000..ee7cdaaa --- /dev/null +++ b/docs/xilinx/xc4000e/io.rst @@ -0,0 +1,114 @@ +Input/Output +############ + + +``IO.L`` +======== + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.L.html + + +``IO.L.T`` +========== + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.L.T.html + + +``IO.LS`` +========= + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.LS.html + + +``IO.LS.B`` +=========== + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.LS.B.html + + +``IO.R`` +======== + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.R.html + + +``IO.R.T`` +========== + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.R.T.html + + +``IO.RS`` +========= + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.RS.html + + +``IO.RS.B`` +=========== + +.. raw:: html + :file: ../gen/tile-xc4ke-IO.RS.B.html + + +``IO.B`` +======== + +.. raw:: html + :file: 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+prjcombine_xc4000.workspace = true prjcombine_xc5200.workspace = true prjcombine_virtex.workspace = true prjcombine_virtex2.workspace = true diff --git a/prjcombine_ise_hammer/src/backend.rs b/prjcombine_ise_hammer/src/backend.rs index a20f604b..160a603b 100644 --- a/prjcombine_ise_hammer/src/backend.rs +++ b/prjcombine_ise_hammer/src/backend.rs @@ -3,6 +3,7 @@ use prjcombine_hammer::{Backend, FuzzerId}; use prjcombine_int::db::{BelId, WireId}; use prjcombine_int::grid::{ColId, DieId, ExpandedGrid, LayerId, RowId}; use prjcombine_toolchain::Toolchain; +use prjcombine_types::TileBit; use prjcombine_virtex_bitstream::{parse, KeyData, KeyDataAes, KeyDataDes, KeySeq}; use prjcombine_virtex_bitstream::{BitPos, BitTile, Bitstream, BitstreamGeom}; use prjcombine_xdl::{run_bitgen, Design, Instance, Net, NetPin, NetPip, NetType, Pcf, Placement}; @@ -117,7 +118,7 @@ impl From for Value<'_> { #[derive(Clone, Copy, Debug, Eq, PartialEq, Hash)] pub enum MultiValue { Lut, - OldLut, + OldLut(char), Hex(i32), HexPrefix, Bin, @@ -155,25 +156,6 @@ impl Debug for FeatureId { } } -#[derive(Copy, Clone, Eq, PartialEq, Ord, PartialOrd, Hash)] -pub struct FeatureBit { - pub tile: usize, - pub frame: usize, - pub bit: usize, -} - -impl FeatureBit { - pub fn new(tile: usize, frame: usize, bit: usize) -> Self { - Self { tile, frame, bit } - } -} - -impl core::fmt::Debug for FeatureBit { - fn fmt(&self, f: &mut core::fmt::Formatter<'_>) -> core::fmt::Result { - write!(f, "{}.{}.{}", self.tile, self.frame, self.bit) - } -} - #[derive(Clone, Debug)] pub struct SimpleFeatureData { pub diffs: Vec, @@ -383,6 +365,10 @@ impl<'a> Backend for IseBackend<'a> { for row in die.rows() { let tile = &die[(col, row)]; for node in tile.nodes.values() { + if let Some(ref name) = node.tie_name { + site_to_tile + .insert(name.to_string(), node.names[node.tie_rt].to_string()); + } for (id, name) in &node.bels { let rt = self.egrid.db.node_namings[node.naming].bels[id].tile; site_to_tile.insert(name.to_string(), node.names[rt].to_string()); @@ -394,28 +380,52 @@ impl<'a> Backend for IseBackend<'a> { let mut site_to_place = HashMap::new(); let bond = &self.db.bonds[self.device.bonds[combo.devbond_idx].bond]; - if let Bond::Xc5200(bond) = bond { - let ExpandedDevice::Xc5200(edev) = self.edev else { - unreachable!() - }; - for (k, v) in &bond.pins { - #[allow(irrefutable_let_patterns)] - if let prjcombine_xc5200::bond::BondPin::Io(io) = v { - let (_, _, _, name) = edev.get_io_bel(*io).unwrap(); - site_to_place.insert(name.to_string(), k.to_string()); + match bond { + Bond::Xc4000(bond) => { + let ExpandedDevice::Xc4000(edev) = self.edev else { + unreachable!() + }; + for (k, v) in &bond.pins { + if let prjcombine_xc4000::bond::BondPin::Io(io) = v { + let (_, _, _, name) = edev.get_io_bel(*io).unwrap(); + site_to_place.insert(name.to_string(), k.to_string()); + } + } + for io in &edev.io { + match site_to_place.entry(io.name.to_string()) { + hash_map::Entry::Occupied(_) => (), + hash_map::Entry::Vacant(e) => { + e.insert(format!( + "UNB{suf}", + suf = io.name.strip_prefix("PAD").unwrap() + )); + } + } } } - for io in edev.get_bonded_ios() { - match site_to_place.entry(io.name.to_string()) { - hash_map::Entry::Occupied(_) => (), - hash_map::Entry::Vacant(e) => { - e.insert(format!( - "UNB{suf}", - suf = io.name.strip_prefix("PAD").unwrap() - )); + Bond::Xc5200(bond) => { + let ExpandedDevice::Xc5200(edev) = self.edev else { + unreachable!() + }; + for (k, v) in &bond.pins { + if let prjcombine_xc5200::bond::BondPin::Io(io) = v { + let (_, _, _, name) = edev.get_io_bel(*io).unwrap(); + site_to_place.insert(name.to_string(), k.to_string()); + } + } + for io in edev.get_bonded_ios() { + match site_to_place.entry(io.name.to_string()) { + hash_map::Entry::Occupied(_) => (), + hash_map::Entry::Vacant(e) => { + e.insert(format!( + "UNB{suf}", + suf = io.name.strip_prefix("PAD").unwrap() + )); + } } } } + _ => (), } // sigh. bitgen inserts nondeterministic defaults without this. @@ -473,7 +483,7 @@ impl<'a> Backend for IseBackend<'a> { } let (dummy_inst_kind, dummy_inst_port) = match self.edev { - ExpandedDevice::Xc4k(_) => ("CLB", "K"), + ExpandedDevice::Xc4000(_) => ("CLB", "K"), ExpandedDevice::Xc5200(_) => ("LC5A", "CK"), ExpandedDevice::Virtex(_) => ("SLICE", "CLK"), ExpandedDevice::Virtex2(edev) => ( @@ -499,6 +509,8 @@ impl<'a> Backend for IseBackend<'a> { }, ); + let mut pin_pips: HashMap<_, Vec<_>> = HashMap::new(); + for (k, v) in &kv { match k { Key::GlobalOpt(opt) => match v { @@ -540,6 +552,12 @@ impl<'a> Backend for IseBackend<'a> { wire_to: wb.to_string(), dir: prjcombine_xdl::PipDirection::UniBuf, }), + Value::FromPin(site, pin) => { + pin_pips + .entry((*site, &pin[..])) + .or_default() + .push((*tile, *wa, *wb)); + } _ => unreachable!(), }, _ => (), @@ -575,6 +593,13 @@ impl<'a> Backend for IseBackend<'a> { "#LUT".to_string(), suf.to_string(), ]); + } else if let Some(suf) = s.strip_prefix("#RAM:") { + inst.cfg.push(vec![ + attr.to_string(), + "".to_string(), + "#RAM".to_string(), + suf.to_string(), + ]); } else { inst.cfg.push(vec![ attr.to_string(), @@ -601,6 +626,16 @@ impl<'a> Backend for IseBackend<'a> { pips: vec![], cfg: vec![], }; + if let Some(pips) = pin_pips.get(&(*site, &pin[..])) { + for pip in pips { + net.pips.push(NetPip { + tile: pip.0.to_string(), + wire_from: pip.1.to_string(), + wire_to: pip.2.to_string(), + dir: prjcombine_xdl::PipDirection::UniBuf, + }); + } + } match kv.get(&Key::SitePinFrom(site, pin.clone())) { None => (), Some(Value::None) => (), @@ -608,7 +643,7 @@ impl<'a> Backend for IseBackend<'a> { let inst_name = format!("FAKEINST__{site}__{pin}"); let (fi_kind, fi_pin, fi_cfg) = match kind { PinFromKind::Iob => match self.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(_) => todo!(), ExpandedDevice::Virtex2(edev) => { @@ -639,7 +674,7 @@ impl<'a> Backend for IseBackend<'a> { ExpandedDevice::Versal(_) => todo!(), }, PinFromKind::Bufg => match self.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(_) => todo!(), ExpandedDevice::Virtex2(_) @@ -697,19 +732,26 @@ impl<'a> Backend for IseBackend<'a> { _ => (), } } - let part = if matches!(self.edev, ExpandedDevice::Xc5200(_)) { - format!( + let part = match self.edev { + ExpandedDevice::Xc4000(_) => format!( + "{d}{p}{s}", + d = &self.device.name[2..], + p = self.device.bonds[combo.devbond_idx].name, + s = self.device.speeds[combo.speed_idx], + ), + + ExpandedDevice::Xc5200(_) => format!( "{d}{p}", d = &self.device.name[2..], p = self.device.bonds[combo.devbond_idx].name, - ) - } else { - format!( + ), + + _ => format!( "{d}{s}{p}", d = self.device.name, s = self.device.speeds[combo.speed_idx], p = self.device.bonds[combo.devbond_idx].name - ) + ), }; let mut xdl = Design { name: "meow".to_string(), @@ -801,7 +843,7 @@ impl<'a> Backend for IseBackend<'a> { for (i, t) in feat.tiles.iter().enumerate() { if let Some(xk) = t.xlat_pos_rev(k) { fdiffs[fidx][bitidx].bits.insert( - FeatureBit { + TileBit { tile: i, frame: xk.0, bit: xk.1, @@ -877,8 +919,8 @@ impl<'a> Backend for IseBackend<'a> { } Value::String(v) } - MultiValue::OldLut => { - let mut v = "#LUT:F=0x".to_string(); + MultiValue::OldLut(f) => { + let mut v = format!("#LUT:{f}=0x"); let nc = y.len() / 4; for i in 0..nc { let mut c = 0; diff --git a/prjcombine_ise_hammer/src/clb.rs b/prjcombine_ise_hammer/src/clb.rs index c24c3eca..14aa739f 100644 --- a/prjcombine_ise_hammer/src/clb.rs +++ b/prjcombine_ise_hammer/src/clb.rs @@ -1,4 +1,5 @@ pub mod virtex; pub mod virtex2; pub mod virtex5; +pub mod xc4000; pub mod xc5200; diff --git a/prjcombine_ise_hammer/src/clb/virtex.rs b/prjcombine_ise_hammer/src/clb/virtex.rs index ea0f0a61..855a036e 100644 --- a/prjcombine_ise_hammer/src/clb/virtex.rs +++ b/prjcombine_ise_hammer/src/clb/virtex.rs @@ -1,8 +1,8 @@ use prjcombine_hammer::Session; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bool, xlat_enum, CollectorCtx}, fgen::TileBits, fuzz::FuzzCtx, @@ -330,7 +330,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { ctx.state .get_diff(tile, bel, "SYNC_ATTR", "ASYNC") .assert_empty(); - ctx.tiledb.insert(tile, bel, "FF_SR_SYNC", xlat_bit(ff_sync)); + ctx.tiledb + .insert(tile, bel, "FF_SR_SYNC", xlat_bit(ff_sync)); let revused = ctx.state.get_diff(tile, bel, "REVUSED", "0"); ctx.tiledb @@ -356,7 +357,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, attr, - TileItem::from_bit(FeatureBit::new(0, frame, bit), false), + TileItem::from_bit(TileBit::new(0, frame, bit), false), ); } } diff --git a/prjcombine_ise_hammer/src/clb/xc4000.rs b/prjcombine_ise_hammer/src/clb/xc4000.rs new file mode 100644 index 00000000..afb3b800 --- /dev/null +++ b/prjcombine_ise_hammer/src/clb/xc4000.rs @@ -0,0 +1,550 @@ +use prjcombine_hammer::Session; +use prjcombine_types::{TileBit, TileItem}; +use prjcombine_xilinx_geom::ExpandedDevice; + +use crate::{ + backend::IseBackend, + diff::{xlat_bit, xlat_enum, CollectorCtx, Diff}, + fgen::{TileBits, TileRelation}, + fuzz::FuzzCtx, + fuzz_enum, fuzz_multi, fuzz_one, +}; + +pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBackend<'a>) { + let ExpandedDevice::Xc4000(ref edev) = backend.edev else { + unreachable!() + }; + let kind = edev.grid.kind; + let ff_maybe = if kind.is_clb_xl() { "#FF" } else { "" }; + for tile in [ + "CLB", "CLB.B", "CLB.T", "CLB.L", "CLB.LB", "CLB.LT", "CLB.R", "CLB.RB", "CLB.RT", + ] { + let ctx = FuzzCtx::new(session, backend, tile, "CLB", TileBits::Main(0, 1)); + fuzz_multi!(ctx, "F", "", 16, [ + (mode "CLB"), + (attr "XMUX", "F"), + (pin "X") + ], (attr_oldlut "F", 'F')); + fuzz_multi!(ctx, "G", "", 16, [ + (mode "CLB"), + (attr "YMUX", "G"), + (pin "Y") + ], (attr_oldlut "G", 'G')); + fuzz_multi!(ctx, "H", "", 8, [ + (mode "CLB"), + (attr "YMUX", "H"), + (pin "Y") + ], (attr_oldlut "H", 'H')); + fuzz_one!(ctx, "F_RAM", "1", [ + (mode "CLB"), + (attr "XMUX", "F"), + (pin "X"), + (pin "C1"), + (attr "DIN", "C1"), + (attr "H1", "C1"), + (attr "SR", "C1") + ], [ + (attr_diff "F", "#LUT:F=0x0", "#RAM:F=0x0") + ]); + fuzz_one!(ctx, "G_RAM", "1", [ + (mode "CLB"), + (attr "YMUX", "G"), + (pin "Y"), + (pin "C1"), + (attr "DIN", "C1"), + (attr "H1", "C1"), + (attr "SR", "C1") + ], [ + (attr_diff "G", "#LUT:G=0x0", "#RAM:G=0x0") + ]); + fuzz_enum!(ctx, "RAMCLK", ["CLK", "CLKNOT"], [ + (mode "CLB"), + (attr "YMUX", "G"), + (pin "Y"), + (attr "G", "#RAM:G=0x0"), + (pin "C1"), + (attr "DIN", "C1"), + (attr "H1", "C1"), + (attr "SR", "C1") + ]); + fuzz_enum!(ctx, "RAM", ["DP", "32X1"], [ + (mode "CLB"), + (attr "F", "#RAM:F=0x0"), + (attr "G", "#RAM:G=0x0"), + (pin "X"), + (pin "Y"), + (attr "XMUX", "F"), + (attr "YMUX", "G"), + (pin "C1"), + (attr "DIN", "C1"), + (attr "H1", "C1"), + (attr "SR", "C1") + ]); + fuzz_enum!(ctx, "H0", ["G", "SR"], [ + (mode "CLB"), + (attr "XMUX", "H"), + (attr "YMUX", "G"), + (pin "X"), + (pin "Y"), + (pin "C1"), + (attr "SR", "C1"), + (attr "G", "#LUT:G=0x0"), + (attr "H", "#LUT:H=0x0") + ]); + fuzz_enum!(ctx, "H1", ["C1", "C2", "C3", "C4"], [ + (mode "CLB"), + (attr "XMUX", "H"), + (pin "X"), + (pin "C1"), + (pin "C2"), + (pin "C3"), + (pin "C4"), + (attr "H", "#LUT:H=0x0") + ]); + fuzz_enum!(ctx, "H2", ["F", "DIN"], [ + (mode "CLB"), + (attr "XMUX", "F"), + (attr "YMUX", "H"), + (pin "X"), + (pin "Y"), + (pin "C1"), + (attr "DIN", "C1"), + (attr "F", "#LUT:F=0x0"), + (attr "H", "#LUT:H=0x0") + ]); + fuzz_enum!(ctx, "DIN", ["C1", "C2", "C3", "C4"], [ + (mode "CLB"), + (attr "XQMUX", "DIN"), + (pin "XQ"), + (pin "C1"), + (pin "C2"), + (pin "C3"), + (pin "C4") + ]); + fuzz_enum!(ctx, "EC", ["C1", "C2", "C3", "C4"], [ + (mode "CLB"), + (attr "YQMUX", "EC"), + (pin "YQ"), + (pin "C1"), + (pin "C2"), + (pin "C3"), + (pin "C4") + ]); + fuzz_enum!(ctx, "SR", ["C1", "C2", "C3", "C4"], [ + (mode "CLB"), + (attr "XMUX", "H"), + (attr "YMUX", "G"), + (pin "X"), + (pin "Y"), + (attr "G", "#LUT:G=0x0"), + (attr "H", "#LUT:H=0x0"), + (attr "H0", "SR"), + (attr "YQMUX", "EC"), + (pin "YQ"), + (pin "C1"), + (pin "C2"), + (pin "C3"), + (pin "C4") + ]); + fuzz_enum!(ctx, "DX", ["H", "G", "F", "DIN"], [ + (mode "CLB"), + (attr "XMUX", "H"), + (pin "X"), + (attr "F", "#LUT:F=0x0"), + (attr "G", "#LUT:G=0x0"), + (attr "H", "#LUT:H=0x0"), + (attr "H0", "G"), + (attr "H2", "F"), + (attr "DIN", "C1"), + (pin "C1"), + (attr "XQMUX", "DIN") + ]); + fuzz_enum!(ctx, "DY", ["H", "G", "F", "DIN"], [ + (mode "CLB"), + (attr "XMUX", "H"), + (pin "X"), + (attr "F", "#LUT:F=0x0"), + (attr "G", "#LUT:G=0x0"), + (attr "H", "#LUT:H=0x0"), + (attr "H0", "G"), + (attr "H2", "F"), + (attr "DIN", "C1"), + (pin "C1"), + (attr "XQMUX", "DIN") + ]); + fuzz_enum!(ctx, "SRX", ["SET", "RESET"], [ + (mode "CLB") + ]); + fuzz_enum!(ctx, "SRY", ["SET", "RESET"], [ + (mode "CLB") + ]); + fuzz_enum!(ctx, "ECX", ["EC"], [ + (mode "CLB"), + (attr "EC", "C1"), + (attr "DIN", "C1"), + (attr "DX", "DIN"), + (attr "XQMUX", "QX"), + (attr "CLKX", "CLK"), + (pin "C1"), + (pin "XQ"), + (pin "K") + ]); + fuzz_enum!(ctx, "ECY", ["EC"], [ + (mode "CLB"), + (attr "EC", "C1"), + (attr "DIN", "C1"), + (attr "DY", "DIN"), + (attr "YQMUX", "QY"), + (attr "CLKY", "CLK"), + (pin "C1"), + (pin "YQ"), + (pin "K") + ]); + fuzz_enum!(ctx, "SETX", ["SR"], [ + (mode "CLB"), + (attr "SR", "C1"), + (attr "DIN", "C1"), + (attr "DX", "DIN"), + (attr "XQMUX", "QX"), + (attr "CLKX", "CLK"), + (pin "C1"), + (pin "XQ"), + (pin "K") + ]); + fuzz_enum!(ctx, "SETY", ["SR"], [ + (mode "CLB"), + (attr "SR", "C1"), + (attr "DIN", "C1"), + (attr "DY", "DIN"), + (attr "YQMUX", "QY"), + (attr "CLKY", "CLK"), + (pin "C1"), + (pin "YQ"), + (pin "K") + ]); + fuzz_enum!(ctx, "XMUX", ["F", "H"], [ + (mode "CLB"), + (attr "F", "#LUT:F=0x0"), + (attr "H", "#LUT:H=0x0"), + (attr "H2", "F"), + (attr "YMUX", "H"), + (pin "X"), + (pin "Y") + ]); + fuzz_enum!(ctx, "YMUX", ["G", "H"], [ + (mode "CLB"), + (attr "G", "#LUT:G=0x0"), + (attr "H", "#LUT:H=0x0"), + (attr "H0", "G"), + (attr "XMUX", "H"), + (pin "X"), + (pin "Y") + ]); + fuzz_one!(ctx, "INV.FFX_CLK", "1", [ + (mode "CLB"), + (attr "DIN", "C1"), + (attr "DX", "DIN"), + (attr "XQMUX", "QX"), + (attr "FFX", ff_maybe), + (pin "C1"), + (pin "XQ"), + (pin "K") + ], [ + (attr_diff "CLKX", "CLK", "CLKNOT") + ]); + fuzz_one!(ctx, "INV.FFY_CLK", "1", [ + (mode "CLB"), + (attr "DIN", "C1"), + (attr "DY", "DIN"), + (attr "YQMUX", "QY"), + (attr "FFY", ff_maybe), + (pin "C1"), + (pin "YQ"), + (pin "K") + ], [ + (attr_diff "CLKY", "CLK", "CLKNOT") + ]); + + if kind.is_clb_xl() { + fuzz_one!(ctx, "FFX_LATCH", "1", [ + (mode "CLB"), + (attr "DIN", "C1"), + (attr "DX", "DIN"), + (attr "XQMUX", "QX"), + (pin "C1"), + (pin "XQ"), + (pin "K") + ], [ + (attr_diff "CLKX", "CLK", "CLKNOT"), + (attr_diff "FFX", "#FF", "#LATCH") + ]); + fuzz_one!(ctx, "FFY_LATCH", "1", [ + (mode "CLB"), + (attr "DIN", "C1"), + (attr "DY", "DIN"), + (attr "YQMUX", "QY"), + (pin "C1"), + (pin "YQ"), + (pin "K") + ], [ + (attr_diff "CLKY", "CLK", "CLKNOT"), + (attr_diff "FFY", "#FF", "#LATCH") + ]); + } + + fuzz_enum!(ctx, "XQMUX", ["DIN"], [ + (mode "CLB"), + (attr "DIN", "C1"), + (pin "C1"), + (pin "XQ") + ]); + fuzz_enum!(ctx, "YQMUX", ["EC"], [ + (mode "CLB"), + (attr "EC", "C1"), + (pin "C1"), + (pin "XQ") + ]); + + for val in ["ADDSUB", "SUB"] { + fuzz_one!(ctx, "CARRY_ADDSUB", val, [ + (mode "CLB"), + (attr "FCARRY", "CARRY"), + (attr "GCARRY", "CARRY"), + (attr "CINMUX", "CIN") + ], [ + (attr_diff "CARRY", "ADD", val) + ]); + } + for val in ["F1", "F3_INV"] { + let rval = if val == "F3_INV" { "F3" } else { val }; + fuzz_one!(ctx, "CARRY_FGEN", val, [ + (mode "CLB"), + (attr "FCARRY", ""), + (attr "GCARRY", "CARRY"), + (attr "CARRY", "ADD"), + (pin "CIN") + ], [ + (attr_diff "CINMUX", "0", rval) + ]); + } + fuzz_one!(ctx, "CARRY_OP2_ENABLE", "1", [ + (mode "CLB"), + (attr "FCARRY", "CARRY"), + (attr "GCARRY", "CARRY"), + (attr "CINMUX", "CIN") + ], [ + (attr_diff "CARRY", "INCDEC", "ADDSUB") + ]); + fuzz_one!(ctx, "CARRY_FPROP", "CONST_0", [ + (mode "CLB"), + (attr "CARRY", "ADD"), + (attr "GCARRY", "CARRY") + ], [ + (attr_diff "FCARRY", "CARRY", ""), + (attr_diff "CINMUX", "CIN", "F1") + ]); + fuzz_one!(ctx, "CARRY_FPROP", "CONST_1", [ + (mode "CLB"), + (attr "CARRY", "ADD"), + (attr "GCARRY", "CARRY"), + (attr "CINMUX", "CIN") + ], [ + (attr_diff "FCARRY", "CARRY", "") + ]); + + fuzz_one!(ctx, "CARRY_GPROP", "CONST_1", [ + (mode "CLB"), + (attr "CARRY", "ADD"), + (attr "FCARRY", "CARRY"), + (attr "CINMUX", "CIN") + ], [ + (attr_diff "GCARRY", "CARRY", "") + ]); + if kind.is_clb_xl() { + fuzz_one!(ctx, "CARRY_GPROP", "CONST_0", [ + (mode "CLB"), + (attr "CARRY", "ADD"), + (attr "FCARRY", "CARRY") + ], [ + (attr_diff "GCARRY", "CARRY", ""), + (attr_diff "CINMUX", "CIN", "G4") + ]); + } else if tile == "CLB" { + let node_clb = backend.egrid.db.get_node("CLB"); + fuzz_one!(ctx, "MUX.CIN", "COUT_B", [ + (mode "CLB"), + (pin "CIN"), + (related TileRelation::Delta(0, -1, node_clb), (unused)), + (related TileRelation::Delta(0, 1, node_clb), (unused)) + ], [ + (related TileRelation::Delta(0, -1, node_clb), + (pip (pin "COUT"), (pin "CIN.T"))) + ]); + fuzz_one!(ctx, "MUX.CIN", "COUT_T", [ + (mode "CLB"), + (pin "CIN"), + (related TileRelation::Delta(0, -1, node_clb), (unused)), + (related TileRelation::Delta(0, 1, node_clb), (unused)) + ], [ + (related TileRelation::Delta(0, 1, node_clb), + (pip (pin "COUT"), (pin "CIN.B"))) + ]); + } + // F4MUX, G2MUX, G3MUX handled as part of interconnect + } +} + +pub fn collect_fuzzers(ctx: &mut CollectorCtx) { + let ExpandedDevice::Xc4000(ref edev) = ctx.edev else { + unreachable!() + }; + let kind = edev.grid.kind; + for tile in ["CLB", "CLB.B", "CLB.T", "CLB.L", "CLB.LB", "CLB.LT", "CLB.R", "CLB.RB", "CLB.RT"] { + let bel = "CLB"; + ctx.collect_bitvec(tile, bel, "F", ""); + ctx.collect_bitvec(tile, bel, "G", ""); + ctx.collect_bitvec(tile, bel, "H", ""); + ctx.collect_bit(tile, bel, "F_RAM", "1"); + ctx.collect_bit(tile, bel, "G_RAM", "1"); + let item = ctx.extract_bit(tile, bel, "RAM", "DP"); + ctx.tiledb.insert(tile, bel, "RAM_DP", item); + let item = ctx.extract_bit(tile, bel, "RAM", "32X1"); + ctx.tiledb.insert(tile, bel, "RAM_32X1", item); + + let diff_s = ctx.state.get_diff(tile, bel, "RAMCLK", "CLK"); + let diff_inv = ctx + .state + .get_diff(tile, bel, "RAMCLK", "CLKNOT") + .combine(&!&diff_s); + ctx.tiledb.insert(tile, bel, "RAM_SYNC", xlat_bit(diff_s)); + ctx.tiledb + .insert(tile, bel, "INV.RAM_CLK", xlat_bit(diff_inv)); + + for pin in ["H1", "EC", "SR", "DIN"] { + let item = ctx.extract_enum(tile, bel, pin, &["C1", "C2", "C3", "C4"]); + ctx.tiledb.insert(tile, bel, format!("MUX.{pin}"), item); + } + let item = ctx.extract_enum(tile, bel, "H0", &["G", "SR"]); + ctx.tiledb.insert(tile, bel, "MUX.H0", item); + let item = ctx.extract_enum(tile, bel, "H2", &["F", "DIN"]); + ctx.tiledb.insert(tile, bel, "MUX.H2", item); + + let item = ctx.extract_enum(tile, bel, "DX", &["F", "G", "H", "DIN"]); + ctx.tiledb.insert(tile, bel, "MUX.DX", item); + let item = ctx.extract_enum(tile, bel, "DY", &["F", "G", "H", "DIN"]); + ctx.tiledb.insert(tile, bel, "MUX.DY", item); + + let item = ctx.extract_enum_bool(tile, bel, "SRX", "RESET", "SET"); + ctx.tiledb.insert(tile, bel, "FFX_SRVAL", item); + let item = ctx.extract_enum_bool(tile, bel, "SRY", "RESET", "SET"); + ctx.tiledb.insert(tile, bel, "FFY_SRVAL", item); + + let item = ctx.extract_bit(tile, bel, "ECX", "EC"); + ctx.tiledb.insert(tile, bel, "FFX_EC_ENABLE", item); + let item = ctx.extract_bit(tile, bel, "ECY", "EC"); + ctx.tiledb.insert(tile, bel, "FFY_EC_ENABLE", item); + let item = ctx.extract_bit(tile, bel, "SETX", "SR"); + ctx.tiledb.insert(tile, bel, "FFX_SR_ENABLE", item); + let item = ctx.extract_bit(tile, bel, "SETY", "SR"); + ctx.tiledb.insert(tile, bel, "FFY_SR_ENABLE", item); + + let item = ctx.extract_enum(tile, bel, "XMUX", &["F", "H"]); + ctx.tiledb.insert(tile, bel, "MUX.X", item); + let item = ctx.extract_enum(tile, bel, "YMUX", &["G", "H"]); + ctx.tiledb.insert(tile, bel, "MUX.Y", item); + + ctx.collect_bit(tile, bel, "INV.FFX_CLK", "1"); + ctx.collect_bit(tile, bel, "INV.FFY_CLK", "1"); + + if kind.is_clb_xl() { + ctx.collect_bit(tile, bel, "FFX_LATCH", "1"); + ctx.collect_bit(tile, bel, "FFY_LATCH", "1"); + } + + let item = ctx.extract_enum_default(tile, bel, "XQMUX", &["DIN"], "FFX"); + ctx.tiledb.insert(tile, bel, "MUX.XQ", item); + let item = ctx.extract_enum_default(tile, bel, "YQMUX", &["EC"], "FFY"); + ctx.tiledb.insert(tile, bel, "MUX.YQ", item); + + ctx.collect_enum_default(tile, bel, "CARRY_ADDSUB", &["ADDSUB", "SUB"], "ADD"); + ctx.collect_enum_default( + tile, + bel, + "CARRY_FGEN", + &["F1", "F3_INV"], + "CONST_OP2_ENABLE", + ); + ctx.collect_bit(tile, bel, "CARRY_OP2_ENABLE", "1"); + + let diff0 = ctx.state.get_diff(tile, bel, "CARRY_FPROP", "CONST_0"); + let mut diff1 = ctx.state.get_diff(tile, bel, "CARRY_FPROP", "CONST_1"); + diff1.discard_bits(ctx.tiledb.item(tile, bel, "CARRY_FGEN")); + ctx.tiledb.insert( + tile, + bel, + "CARRY_FPROP", + xlat_enum(vec![ + ("XOR", Diff::default()), + ("CONST_0", diff0), + ("CONST_1", diff1), + ]), + ); + + let diff1 = ctx.state.get_diff(tile, bel, "CARRY_GPROP", "CONST_1"); + if !kind.is_clb_xl() { + ctx.tiledb.insert( + tile, + bel, + "CARRY_GPROP", + xlat_enum(vec![("XOR", Diff::default()), ("CONST_1", diff1)]), + ); + } else { + let mut diff0 = ctx.state.get_diff(tile, bel, "CARRY_GPROP", "CONST_0"); + diff0.discard_bits(ctx.tiledb.item(tile, bel, "CARRY_FGEN")); + diff0.discard_bits(ctx.tiledb.item(tile, bel, "CARRY_FPROP")); + ctx.tiledb.insert( + tile, + bel, + "CARRY_GPROP", + xlat_enum(vec![ + ("XOR", Diff::default()), + ("CONST_0", diff0), + ("CONST_1", diff1), + ]), + ); + } + + if !kind.is_clb_xl() { + if tile == "CLB" { + ctx.collect_enum(tile, bel, "MUX.CIN", &["COUT_B", "COUT_T"]); + } else { + let item = ctx.tiledb.item("CLB", bel, "MUX.CIN").clone(); + ctx.tiledb.insert(tile, bel, "MUX.CIN", item); + } + } + + let rb = if kind.is_xl() { + [ + ("READBACK_X", 0, 3), + ("READBACK_Y", 0, 5), + ("READBACK_XQ", 0, 7), + ("READBACK_YQ", 0, 4), + ] + } else { + [ + ("READBACK_X", 12, 5), + ("READBACK_Y", 3, 5), + ("READBACK_XQ", 16, 4), + ("READBACK_YQ", 8, 4), + ] + }; + for (name, frame, bit) in rb { + ctx.tiledb.insert( + tile, + bel, + name, + TileItem::from_bit(TileBit::new(0, frame, bit), true), + ); + } + } +} diff --git a/prjcombine_ise_hammer/src/clb/xc5200.rs b/prjcombine_ise_hammer/src/clb/xc5200.rs index 079ffc67..519d2fb2 100644 --- a/prjcombine_ise_hammer/src/clb/xc5200.rs +++ b/prjcombine_ise_hammer/src/clb/xc5200.rs @@ -1,8 +1,8 @@ use prjcombine_hammer::Session; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_enum, CollectorCtx, Diff}, fgen::TileBits, fuzz::FuzzCtx, @@ -19,7 +19,7 @@ pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBacke TileBits::MainAuto, ); let mode = if i % 2 == 0 { "LC5A" } else { "LC5B" }; - fuzz_multi!(ctx, "LUT", "", 16, [(mode mode)], (attr_oldlut "LUT")); + fuzz_multi!(ctx, "LUT", "", 16, [(mode mode)], (attr_oldlut "LUT", 'F')); fuzz_one!(ctx, "FFLATCH", "#LATCH", [ (mode mode), (attr "DMUX", "F"), @@ -109,7 +109,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "READBACK", - TileItem::from_bit(FeatureBit::new(0, 1, [5, 10, 23, 28][i]), false), + TileItem::from_bit(TileBit::new(0, 1, [5, 10, 23, 28][i]), false), ); } for i in 0..4 { diff --git a/prjcombine_ise_hammer/src/clk/spartan6.rs b/prjcombine_ise_hammer/src/clk/spartan6.rs index c7480b7e..b3d19b4c 100644 --- a/prjcombine_ise_hammer/src/clk/spartan6.rs +++ b/prjcombine_ise_hammer/src/clk/spartan6.rs @@ -4,12 +4,12 @@ use bitvec::vec::BitVec; use prjcombine_hammer::Session; use prjcombine_int::db::{BelId, Dir}; use prjcombine_spartan6::grid::Gts; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bit_wide, xlat_enum, xlat_enum_ocd, CollectorCtx, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits, TileKV}, fuzz::FuzzCtx, @@ -1212,7 +1212,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { tile, "GLUTMASK", format!("FRAME{target}"), - TileItem::from_bit(FeatureBit::new(0, frame, bit), false), + TileItem::from_bit(TileBit::new(0, frame, bit), false), ) } } diff --git a/prjcombine_ise_hammer/src/cmt/virtex5.rs b/prjcombine_ise_hammer/src/cmt/virtex5.rs index 90efc0d3..56c7a082 100644 --- a/prjcombine_ise_hammer/src/cmt/virtex5.rs +++ b/prjcombine_ise_hammer/src/cmt/virtex5.rs @@ -3,11 +3,11 @@ use std::collections::BTreeMap; use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend, PinFromKind}, + backend::{IseBackend, PinFromKind}, diff::{extract_bitvec_val_part, xlat_bit, xlat_enum, CollectorCtx, Diff, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits, TileRelation}, fuzz::FuzzCtx, @@ -932,7 +932,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_dcm: bool, skip_pll: bool, d if !skip_dcm { for i in 0..2 { let bel = &format!("DCM{i}"); - fn dcm_drp_bit(which: usize, reg: usize, bit: usize) -> FeatureBit { + fn dcm_drp_bit(which: usize, reg: usize, bit: usize) -> TileBit { let reg = reg & 0x3f; let tile = which * 7 + (reg >> 3); let frame = match bit & 3 { @@ -941,7 +941,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_dcm: bool, skip_pll: bool, d _ => unreachable!(), }; let bit = (bit >> 1) | (reg & 7) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for reg in 0x40..0x58 { ctx.tiledb.insert( @@ -1418,7 +1418,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_dcm: bool, skip_pll: bool, d } if !skip_pll { let bel = "PLL"; - fn pll_drp_bit(reg: usize, bit: usize) -> FeatureBit { + fn pll_drp_bit(reg: usize, bit: usize) -> TileBit { let tile = 3 + (reg >> 3); let frame = match bit & 3 { 0 | 3 => 29, @@ -1426,7 +1426,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_dcm: bool, skip_pll: bool, d _ => unreachable!(), }; let bit = (bit >> 1) | (reg & 7) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for reg in 0..0x20 { ctx.tiledb.insert( diff --git a/prjcombine_ise_hammer/src/cmt/virtex6.rs b/prjcombine_ise_hammer/src/cmt/virtex6.rs index be648aae..10be5b75 100644 --- a/prjcombine_ise_hammer/src/cmt/virtex6.rs +++ b/prjcombine_ise_hammer/src/cmt/virtex6.rs @@ -1,11 +1,11 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::{BelId, Dir}; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{extract_bitvec_val_part, xlat_bit, xlat_enum, CollectorCtx, Diff, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -751,7 +751,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { for i in 0..2 { let bel = &format!("MMCM{i}"); - fn mmcm_drp_bit(which: usize, reg: usize, bit: usize) -> FeatureBit { + fn mmcm_drp_bit(which: usize, reg: usize, bit: usize) -> TileBit { let tile = if which == 0 { 17 - (reg >> 3) } else { @@ -760,7 +760,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { let frame = 26 + (bit & 1); let bit = (bit >> 1) | (reg & 7) << 3; let bit = if which == 0 { bit ^ 0x3f } else { bit }; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for reg in 0..0x80 { ctx.tiledb.insert( diff --git a/prjcombine_ise_hammer/src/cmt/virtex7.rs b/prjcombine_ise_hammer/src/cmt/virtex7.rs index 552068bf..7899c1e7 100644 --- a/prjcombine_ise_hammer/src/cmt/virtex7.rs +++ b/prjcombine_ise_hammer/src/cmt/virtex7.rs @@ -1,12 +1,12 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{ extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode, @@ -1490,17 +1490,17 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { for bel in ["MMCM", "PLL"] { let tile = "CMT"; - fn drp_bit(which: &'static str, reg: usize, bit: usize) -> FeatureBit { + fn drp_bit(which: &'static str, reg: usize, bit: usize) -> TileBit { if which == "MMCM" { let tile = 15 - (reg >> 3); let frame = 29 - (bit & 1); let bit = 63 - ((bit >> 1) | (reg & 7) << 3); - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } else { let tile = 37 + (reg >> 3); let frame = 28 + (bit & 1); let bit = (bit >> 1) | (reg & 7) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } } for reg in 0..(if bel == "MMCM" { 0x80 } else { 0x68 }) { @@ -1683,7 +1683,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { // THIS PIECE OF SHIT ACTUALLY CORRUPTS ITS OWN MEMORY TRYING TO COMPUTE THIS FUCKING ATTRIBUTE let mut diffs = ctx.state.get_diffs(tile, bel, "SPARE_ANALOG", ""); assert!(diffs[1].bits.is_empty()); - diffs[1].bits.insert(FeatureBit::new(7, 28, 30), true); + diffs[1].bits.insert(TileBit::new(7, 28, 30), true); ctx.tiledb .insert(tile, bel, "SPARE_ANALOG", xlat_bitvec(diffs)); } else { diff --git a/prjcombine_ise_hammer/src/dcm/virtex.rs b/prjcombine_ise_hammer/src/dcm/virtex.rs index b3111eef..e273f70f 100644 --- a/prjcombine_ise_hammer/src/dcm/virtex.rs +++ b/prjcombine_ise_hammer/src/dcm/virtex.rs @@ -4,12 +4,12 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::Dir; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex_bitstream::Reg; use prjcombine_xilinx_geom::ExpandedDevice; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bool, xlat_enum, CollectorCtx}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits, TileKV}, fuzz::FuzzCtx, @@ -229,14 +229,10 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let item = xlat_bool(d0, d1); ctx.insert_int_inv(&[tile], tile, bel, "RST", item); - let item_jf2 = TileItem::from_bitvec( - (0..8).map(|bit| FeatureBit::new(0, 17, bit)).collect(), - false, - ); - let item_jf1 = TileItem::from_bitvec( - (8..16).map(|bit| FeatureBit::new(0, 17, bit)).collect(), - false, - ); + let item_jf2 = + TileItem::from_bitvec((0..8).map(|bit| TileBit::new(0, 17, bit)).collect(), false); + let item_jf1 = + TileItem::from_bitvec((8..16).map(|bit| TileBit::new(0, 17, bit)).collect(), false); for (attr, item, base) in [ ("JF_ZD2_ATTR", &item_jf2, 0x80), ("JF_ZD1_ATTR", &item_jf1, 0xc0), @@ -251,28 +247,20 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { ctx.tiledb.insert(tile, bel, "FACTORY_JF2", item_jf2); ctx.tiledb.insert(tile, bel, "FACTORY_JF1", item_jf1); - let clkdv_count_max = TileItem::from_bitvec( - (4..8).map(|bit| FeatureBit::new(0, 18, bit)).collect(), - false, - ); - let clkdv_count_fall = TileItem::from_bitvec( - (8..12).map(|bit| FeatureBit::new(0, 18, bit)).collect(), - false, - ); + let clkdv_count_max = + TileItem::from_bitvec((4..8).map(|bit| TileBit::new(0, 18, bit)).collect(), false); + let clkdv_count_fall = + TileItem::from_bitvec((8..12).map(|bit| TileBit::new(0, 18, bit)).collect(), false); let clkdv_count_fall_2 = TileItem::from_bitvec( - (12..16).map(|bit| FeatureBit::new(0, 18, bit)).collect(), - false, - ); - let clkdv_phase_rise = TileItem::from_bitvec( - (1..3).map(|bit| FeatureBit::new(0, 16, bit)).collect(), - false, - ); - let clkdv_phase_fall = TileItem::from_bitvec( - (3..5).map(|bit| FeatureBit::new(0, 16, bit)).collect(), + (12..16).map(|bit| TileBit::new(0, 18, bit)).collect(), false, ); + let clkdv_phase_rise = + TileItem::from_bitvec((1..3).map(|bit| TileBit::new(0, 16, bit)).collect(), false); + let clkdv_phase_fall = + TileItem::from_bitvec((3..5).map(|bit| TileBit::new(0, 16, bit)).collect(), false); let clkdv_mode = TileItem { - bits: vec![FeatureBit::new(0, 16, 15)], + bits: vec![TileBit::new(0, 16, 15)], kind: TileItemKind::Enum { values: BTreeMap::from_iter([ ("HALF".to_string(), bitvec![0]), diff --git a/prjcombine_ise_hammer/src/dcm/virtex2.rs b/prjcombine_ise_hammer/src/dcm/virtex2.rs index bd79dc6a..0ff8924a 100644 --- a/prjcombine_ise_hammer/src/dcm/virtex2.rs +++ b/prjcombine_ise_hammer/src/dcm/virtex2.rs @@ -3,12 +3,12 @@ use std::collections::BTreeMap; use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::Dir; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex2::grid::{ColumnKind, GridKind}; use prjcombine_xilinx_geom::ExpandedDevice; use crate::{ - backend::{FeatureBit, IseBackend, PinFromKind}, + backend::{IseBackend, PinFromKind}, diff::{ extract_bitvec_val, extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_bool, xlat_enum, CollectorCtx, Diff, @@ -600,7 +600,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { // sigh. fixups. assert!(com[11].bits.is_empty()); let com9 = *com[9].bits.keys().next().unwrap(); - let com11 = FeatureBit { + let com11 = TileBit { bit: com9.bit + 2, ..com9 }; diff --git a/prjcombine_ise_hammer/src/dcm/virtex4.rs b/prjcombine_ise_hammer/src/dcm/virtex4.rs index ed85265e..d7720f0a 100644 --- a/prjcombine_ise_hammer/src/dcm/virtex4.rs +++ b/prjcombine_ise_hammer/src/dcm/virtex4.rs @@ -2,10 +2,10 @@ use std::collections::BTreeMap; use bitvec::prelude::*; use prjcombine_hammer::Session; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use crate::{ - backend::{FeatureBit, IseBackend, PinFromKind}, + backend::{IseBackend, PinFromKind}, diff::{xlat_bit, xlat_bitvec, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode}, fgen::TileBits, fuzz::FuzzCtx, @@ -420,8 +420,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let mut present = ctx.state.get_diff(tile, bel, "PRESENT", "1"); - fn reg_bit(addr: usize, bit: usize) -> FeatureBit { - FeatureBit { + fn reg_bit(addr: usize, bit: usize) -> TileBit { + TileBit { tile: (addr >> 2) & 3, frame: 20 - (addr >> 4 & 1), bit: bit + 1 + (addr & 3) * 20, diff --git a/prjcombine_ise_hammer/src/diff.rs b/prjcombine_ise_hammer/src/diff.rs index 89c0de97..05a63366 100644 --- a/prjcombine_ise_hammer/src/diff.rs +++ b/prjcombine_ise_hammer/src/diff.rs @@ -7,19 +7,16 @@ use std::{ use bitvec::vec::BitVec; use itertools::Itertools; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex_bitstream::Bitstream; use prjcombine_xilinx_geom::{Device, ExpandedDevice, GeomDb}; use unnamed_entity::EntityId; -use crate::{ - backend::{FeatureBit, State}, - tiledb::TileDb, -}; +use crate::{backend::State, tiledb::TileDb}; #[derive(Clone, Eq, PartialEq, Default)] pub struct Diff { - pub bits: HashMap, + pub bits: HashMap, } impl Debug for Diff { @@ -68,7 +65,7 @@ impl Diff { (a, b, common) } - pub fn split_bits_by(&mut self, mut f: impl FnMut(FeatureBit) -> bool) -> Diff { + pub fn split_bits_by(&mut self, mut f: impl FnMut(TileBit) -> bool) -> Diff { let mut res = Diff::default(); self.bits.retain(|&k, &mut v| { if f(k) { @@ -81,17 +78,17 @@ impl Diff { res } - pub fn split_bits(&mut self, bits: &HashSet) -> Diff { + pub fn split_bits(&mut self, bits: &HashSet) -> Diff { self.split_bits_by(|bit| bits.contains(&bit)) } - pub fn discard_bits(&mut self, item: &TileItem) { + pub fn discard_bits(&mut self, item: &TileItem) { for bit in item.bits.iter() { self.bits.remove(bit); } } - pub fn apply_bitvec_diff(&mut self, item: &TileItem, from: &BitVec, to: &BitVec) { + pub fn apply_bitvec_diff(&mut self, item: &TileItem, from: &BitVec, to: &BitVec) { let TileItemKind::BitVec { ref invert } = item.kind else { unreachable!() }; @@ -110,7 +107,7 @@ impl Diff { } } - pub fn apply_bitvec_diff_int(&mut self, item: &TileItem, from: u64, to: u64) { + pub fn apply_bitvec_diff_int(&mut self, item: &TileItem, from: u64, to: u64) { fn to_bitvec(n: u64, len: usize) -> BitVec { let mut res = BitVec::repeat(false, len); for i in 0..64 { @@ -127,11 +124,11 @@ impl Diff { ); } - pub fn apply_bit_diff(&mut self, item: &TileItem, from: bool, to: bool) { + pub fn apply_bit_diff(&mut self, item: &TileItem, from: bool, to: bool) { self.apply_bitvec_diff(item, &BitVec::from_iter([from]), &BitVec::from_iter([to])) } - pub fn apply_enum_diff(&mut self, item: &TileItem, from: &str, to: &str) { + pub fn apply_enum_diff(&mut self, item: &TileItem, from: &str, to: &str) { let TileItemKind::Enum { ref values } = item.kind else { unreachable!() }; @@ -167,7 +164,7 @@ impl Diff { } for (&bit, &val) in &self.bits { let (dstidx, tileidx) = xlat[bit.tile].unwrap(); - let newbit = FeatureBit { + let newbit = TileBit { tile: tileidx, ..bit }; @@ -190,7 +187,7 @@ impl Diff { let Some(&Some(tileidx)) = xlat.get(bit.tile) else { continue; }; - let newbit = FeatureBit { + let newbit = TileBit { tile: tileidx, ..bit }; @@ -199,7 +196,7 @@ impl Diff { res } - pub fn from_bool_item(item: &TileItem) -> Self { + pub fn from_bool_item(item: &TileItem) -> Self { assert_eq!(item.bits.len(), 1); let TileItemKind::BitVec { ref invert } = item.kind else { unreachable!() @@ -242,7 +239,7 @@ where pub empty_bs: &'a Bitstream, } -pub fn enum_ocd_swap_bits(item: &mut TileItem, a: usize, b: usize) { +pub fn enum_ocd_swap_bits(item: &mut TileItem, a: usize, b: usize) { item.bits.swap(a, b); let TileItemKind::Enum { ref mut values } = item.kind else { unreachable!() @@ -252,12 +249,12 @@ pub fn enum_ocd_swap_bits(item: &mut TileItem, a: usize, b: usize) { } } -pub fn xlat_item_tile_fwd(item: TileItem, xlat: &[usize]) -> TileItem { +pub fn xlat_item_tile_fwd(item: TileItem, xlat: &[usize]) -> TileItem { TileItem { bits: item .bits .into_iter() - .map(|bit| FeatureBit { + .map(|bit| TileBit { tile: xlat[bit.tile], ..bit }) @@ -266,7 +263,7 @@ pub fn xlat_item_tile_fwd(item: TileItem, xlat: &[usize]) -> TileIte } } -pub fn xlat_item_tile(item: TileItem, xlat: &[usize]) -> TileItem { +pub fn xlat_item_tile(item: TileItem, xlat: &[usize]) -> TileItem { let mut rxlat = vec![]; for (idx, &tile) in xlat.iter().enumerate() { while tile >= rxlat.len() { @@ -279,7 +276,7 @@ pub fn xlat_item_tile(item: TileItem, xlat: &[usize]) -> TileItem, xlat: &[usize]) -> TileItem) -> TileItem { +pub fn xlat_bitvec(diffs: Vec) -> TileItem { let mut invert = BitVec::new(); let mut bits = vec![]; for diff in diffs { @@ -304,11 +301,11 @@ pub fn xlat_bitvec(diffs: Vec) -> TileItem { } } -pub fn xlat_bit(diff: Diff) -> TileItem { +pub fn xlat_bit(diff: Diff) -> TileItem { xlat_bitvec(vec![diff]) } -pub fn xlat_bit_wide(diff: Diff) -> TileItem { +pub fn xlat_bit_wide(diff: Diff) -> TileItem { let mut invert = BitVec::new(); let mut bits = vec![]; for (k, v) in diff.bits.into_iter().sorted() { @@ -322,7 +319,7 @@ pub fn xlat_bit_wide(diff: Diff) -> TileItem { } } -pub fn concat_bitvec(vecs: impl IntoIterator>) -> TileItem { +pub fn concat_bitvec(vecs: impl IntoIterator>) -> TileItem { let mut invert = BitVec::new(); let mut bits = vec![]; for vec in vecs { @@ -344,10 +341,10 @@ pub enum OcdMode<'a> { BitOrderDrpV6, ValueOrder, Mux, - FixedOrder(&'a [FeatureBit]), + FixedOrder(&'a [TileBit]), } -pub fn xlat_enum_ocd(diffs: Vec<(impl Into, Diff)>, ocd: OcdMode) -> TileItem { +pub fn xlat_enum_ocd(diffs: Vec<(impl Into, Diff)>, ocd: OcdMode) -> TileItem { let mut bits = BTreeMap::new(); for (_, diff) in &diffs { for (&bit, &pol) in &diff.bits { @@ -502,14 +499,14 @@ pub fn xlat_enum_ocd(diffs: Vec<(impl Into, Diff)>, ocd: OcdMode) -> Til } } -pub fn xlat_enum(diffs: Vec<(impl Into, Diff)>) -> TileItem { +pub fn xlat_enum(diffs: Vec<(impl Into, Diff)>) -> TileItem { xlat_enum_ocd(diffs, OcdMode::ValueOrder) } pub fn xlat_enum_default( mut diffs: Vec<(String, Diff)>, default: impl Into, -) -> TileItem { +) -> TileItem { diffs.insert(0, (default.into(), Diff::default())); xlat_enum(diffs) } @@ -518,13 +515,13 @@ pub fn xlat_enum_default_ocd( mut diffs: Vec<(String, Diff)>, default: impl Into, ocd: OcdMode, -) -> TileItem { +) -> TileItem { diffs.insert(0, (default.into(), Diff::default())); xlat_enum_ocd(diffs, ocd) } -pub fn xlat_enum_int(diffs: Vec<(u32, Diff)>) -> TileItem { - let mut bits: Vec> = vec![]; +pub fn xlat_enum_int(diffs: Vec<(u32, Diff)>) -> TileItem { + let mut bits: Vec> = vec![]; let mut xor = 0; for (val, diff) in &diffs { if diff.bits.is_empty() { @@ -574,7 +571,7 @@ pub fn xlat_enum_int(diffs: Vec<(u32, Diff)>) -> TileItem { } } -pub fn xlat_bool_default(diff0: Diff, diff1: Diff) -> (TileItem, bool) { +pub fn xlat_bool_default(diff0: Diff, diff1: Diff) -> (TileItem, bool) { let (diff, res) = if diff0.bits.is_empty() { diff0.assert_empty(); (diff1, false) @@ -585,7 +582,7 @@ pub fn xlat_bool_default(diff0: Diff, diff1: Diff) -> (TileItem, boo (xlat_bit(diff), res) } -pub fn xlat_bool(diff0: Diff, diff1: Diff) -> TileItem { +pub fn xlat_bool(diff0: Diff, diff1: Diff) -> TileItem { xlat_bool_default(diff0, diff1).0 } @@ -603,7 +600,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { bel: &str, attr: &str, val: &str, - ) -> TileItem { + ) -> TileItem { xlat_bitvec(self.state.get_diffs(tile, bel, attr, val)) } @@ -623,7 +620,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { bel: &str, attr: &str, vals: &[impl AsRef], - ) -> TileItem { + ) -> TileItem { let diffs = vals .iter() .map(|val| { @@ -644,7 +641,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { attr: &str, vals: &[impl AsRef], ocd: OcdMode, - ) -> TileItem { + ) -> TileItem { let diffs = vals .iter() .map(|val| { @@ -665,7 +662,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { attr: &str, vals: Range, delta: u32, - ) -> TileItem { + ) -> TileItem { let diffs = vals .map(|val| { ( @@ -714,7 +711,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { bel: &str, attr: &str, val: &str, - ) -> TileItem { + ) -> TileItem { let diff = self.state.get_diff(tile, bel, attr, val); xlat_bit(diff) } @@ -726,7 +723,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { bel: &str, attr: &str, val: &str, - ) -> TileItem { + ) -> TileItem { let diff = self.state.get_diff(tile, bel, attr, val); xlat_bit_wide(diff) } @@ -749,7 +746,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { attr: &str, vals: &[impl AsRef], default: &str, - ) -> TileItem { + ) -> TileItem { let diffs = vals .iter() .map(|val| { @@ -771,7 +768,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { vals: &[impl AsRef], default: &str, ocd: OcdMode, - ) -> TileItem { + ) -> TileItem { let diffs = vals .iter() .map(|val| { @@ -817,7 +814,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { attr: &str, val0: &str, val1: &str, - ) -> (TileItem, bool) { + ) -> (TileItem, bool) { let d0 = self.state.get_diff(tile, bel, attr, val0); let d1 = self.state.get_diff(tile, bel, attr, val1); xlat_bool_default(d0, d1) @@ -831,7 +828,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { attr: &str, val0: &str, val1: &str, - ) -> TileItem { + ) -> TileItem { let d0 = self.state.get_diff(tile, bel, attr, val0); let d1 = self.state.get_diff(tile, bel, attr, val1); xlat_bool(d0, d1) @@ -863,7 +860,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { attr: &str, val0: &str, val1: &str, - ) -> TileItem { + ) -> TileItem { let d0 = self.state.get_diff(tile, bel, attr, val0); let d1 = self.state.get_diff(tile, bel, attr, val1); let item = xlat_enum(vec![("0", d0), ("1", d1)]); @@ -899,7 +896,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { self.tiledb.insert(tile, bel, attr, item); } - pub fn extract_inv(&mut self, tile: &str, bel: &str, pin: &str) -> TileItem { + pub fn extract_inv(&mut self, tile: &str, bel: &str, pin: &str) -> TileItem { let pininv = format!("{pin}INV"); let pin_b = format!("{pin}_B"); self.extract_enum_bool(tile, bel, &pininv, pin, &pin_b) @@ -916,7 +913,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { tile: &str, bel: &str, pin: &str, - mut item: TileItem, + mut item: TileItem, ) { let intdb = self.edev.egrid().db; let node = intdb.nodes.get(tile).unwrap().1; @@ -943,7 +940,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { tile: &str, bel: &str, pin: &str, - ) -> TileItem { + ) -> TileItem { let intdb = self.edev.egrid().db; let node = intdb.nodes.get(tile).unwrap().1; let bel = node.bels.get(bel).unwrap().1; @@ -986,11 +983,7 @@ impl<'a, 'b: 'a> CollectorCtx<'a, 'b> { } } -pub fn extract_bitvec_val_part( - item: &TileItem, - base: &BitVec, - diff: &mut Diff, -) -> BitVec { +pub fn extract_bitvec_val_part(item: &TileItem, base: &BitVec, diff: &mut Diff) -> BitVec { let TileItemKind::BitVec { ref invert } = item.kind else { unreachable!() }; @@ -1015,7 +1008,7 @@ pub fn extract_bitvec_val_part( res } -pub fn extract_bitvec_val(item: &TileItem, base: &BitVec, diff: Diff) -> BitVec { +pub fn extract_bitvec_val(item: &TileItem, base: &BitVec, diff: Diff) -> BitVec { let TileItemKind::BitVec { ref invert } = item.kind else { unreachable!() }; diff --git a/prjcombine_ise_hammer/src/fgen.rs b/prjcombine_ise_hammer/src/fgen.rs index eb46e6d3..8c27f8f7 100644 --- a/prjcombine_ise_hammer/src/fgen.rs +++ b/prjcombine_ise_hammer/src/fgen.rs @@ -3,7 +3,7 @@ use prjcombine_int::{ BelId, Dir, IntfWireInNaming, IntfWireOutNaming, NodeKindId, NodeRawTileId, NodeTileId, NodeWireId, }, - grid::{ColId, DieId, LayerId, RowId}, + grid::{ColId, DieId, IntWire, LayerId, RowId}, }; use prjcombine_virtex2::expanded::IoPadKind; use prjcombine_virtex_bitstream::{BitTile, Reg}; @@ -181,7 +181,7 @@ fn resolve_tile_relation( } } TileRelation::ClkHrow(delta) => match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(_) => todo!(), ExpandedDevice::Virtex2(_) => todo!(), @@ -235,7 +235,7 @@ fn resolve_tile_relation( Some(resolve_bel_relation(backend, loc, BelId::from_idx(0), BelRelation::Ioclk(dir))?.0) } TileRelation::HclkDcm => match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(_) => todo!(), ExpandedDevice::Virtex2(_) => todo!(), @@ -740,6 +740,8 @@ pub enum TileKV<'a> { VirtexPinHexV(NodeWireId), VirtexDriveHexH(NodeWireId), VirtexDriveHexV(NodeWireId), + Xc4000BiPip(NodeWireId, NodeWireId), + Xc4000DoublePip(NodeWireId, NodeWireId, NodeWireId), DeviceSide(Dir), HclkSide(Dir), CenterDci(u32), @@ -777,6 +779,8 @@ pub enum BelKV { BankDiffOutput(String, Option), NotIbuf, VirtexIsDllIob(bool), + Xc4000TbufSplitter(Dir, bool), + Xc4000DriveImux(&'static str, bool), } impl<'a> TileKV<'a> { @@ -1742,6 +1746,59 @@ impl<'a> TileKV<'a> { loc.2 += 1; } } + TileKV::Xc4000BiPip(wire_from, wire_to) => { + let node = backend.egrid.node(loc); + let res_from = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire_from.0], wire_from.1)) + .unwrap(); + let res_to = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire_to.0], wire_to.1)) + .unwrap(); + let fuzzer = fuzzer.fuzz(Key::NodeMutex(res_to), None, "EXCLUSIVE-TGT"); + let (fuzzer, src_site, src_pin) = + drive_xc4000_wire(backend, fuzzer, res_from, Some((loc, *wire_from)), res_to); + let (tile, wa, wb) = resolve_int_pip(backend, loc, *wire_from, *wire_to)?; + fuzzer.fuzz( + Key::Pip(tile, wa, wb), + None, + Value::FromPin(src_site, src_pin.into()), + ) + } + TileKV::Xc4000DoublePip(wire_from, wire_mid, wire_to) => { + let node = backend.egrid.node(loc); + let res_from = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire_from.0], wire_from.1)) + .unwrap(); + let res_mid = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire_mid.0], wire_mid.1)) + .unwrap(); + let res_to = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire_to.0], wire_to.1)) + .unwrap(); + let fuzzer = fuzzer + .fuzz(Key::NodeMutex(res_to), None, "EXCLUSIVE-TGT") + .fuzz(Key::NodeMutex(res_mid), None, "EXCLUSIVE-MID"); + let (fuzzer, src_site, src_pin) = + drive_xc4000_wire(backend, fuzzer, res_from, Some((loc, *wire_from)), res_to); + let (tile0, wa0, wb0) = resolve_int_pip(backend, loc, *wire_from, *wire_mid)?; + let (tile1, wa1, wb1) = resolve_int_pip(backend, loc, *wire_mid, *wire_to)?; + fuzzer + .fuzz( + Key::Pip(tile0, wa0, wb0), + None, + Value::FromPin(src_site, src_pin.into()), + ) + .fuzz( + Key::Pip(tile1, wa1, wb1), + None, + Value::FromPin(src_site, src_pin.into()), + ) + } TileKV::DeviceSide(dir) => match backend.edev { ExpandedDevice::Virtex(edev) => { match dir { @@ -2303,6 +2360,616 @@ impl<'a> TileKV<'a> { } } +fn drive_xc4000_wire<'a>( + backend: &IseBackend<'a>, + fuzzer: Fuzzer>, + wire_target: IntWire, + orig_target: Option<(Loc, NodeWireId)>, + wire_avoid: IntWire, +) -> (Fuzzer>, &'a str, &'a str) { + let ExpandedDevice::Xc4000(edev) = backend.edev else { + unreachable!() + }; + let wname = backend.egrid.db.wires.key(wire_target.2); + let aname = backend.egrid.db.wires.key(wire_avoid.2); + let (die, (mut col, mut row), mut wt) = wire_target; + let (_, (acol, arow), _) = wire_avoid; + let fuzzer = fuzzer.fuzz(Key::NodeMutex(wire_target), None, "EXCLUSIVE"); + // println!("DRIVING {wire_target:?} {wname}"); + if wire_target.1 .1 != edev.grid.row_bio() + && wire_target.1 .1 != edev.grid.row_tio() + && (wname == "LONG.H2" || wname == "LONG.H3") + { + let bel = if wname == "LONG.H3" { "TBUF1" } else { "TBUF0" }; + let nloc = (die, col, row, LayerId::from_idx(0)); + let node = backend.egrid.node(nloc); + let node_info = &backend.egrid.db.nodes[node.kind]; + let node_naming = &backend.egrid.db.node_namings[node.naming]; + let bel = node_info.bels.get(bel).unwrap().0; + let bel_naming = &node_naming.bels[bel]; + let pin_naming = &bel_naming.pins["O"]; + let site_name = &node.bels[bel]; + let fuzzer = fuzzer + .base(Key::SiteMode(site_name), "TBUF") + .base(Key::SitePin(site_name, "O".into()), true) + .base( + Key::Pip( + &node.names[bel_naming.tile], + &pin_naming.name, + &pin_naming.name_far, + ), + Value::FromPin(site_name, "O".into()), + ); + (fuzzer, site_name, "O") + } else if wname == "GND" { + let nloc = (die, col, row, LayerId::from_idx(0)); + let node = backend.egrid.node(nloc); + let site_name = node.tie_name.as_ref().unwrap(); + let fuzzer = fuzzer + .base(Key::SiteMode(site_name), "TIE") + .base(Key::SitePin(site_name, "O".into()), true); + (fuzzer, site_name, "O") + } else if wname.starts_with("OUT.CLB") && (wname.ends_with(".V") || wname.ends_with(".H")) { + let owname = &wname[..(wname.len() - 2)]; + let nwt = (die, (col, row), backend.egrid.db.get_wire(owname)); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + (NodeTileId::from_idx(0), nwt.2), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else if wname.starts_with("OUT.CLB") { + let nloc = (die, col, row, LayerId::from_idx(0)); + let node = backend.egrid.node(nloc); + let node_info = &backend.egrid.db.nodes[node.kind]; + let bel = node_info.bels.get("CLB").unwrap().0; + let site_name = &node.bels[bel]; + let (pin, fuzzer) = match &wname[..] { + "OUT.CLB.FX" => ( + "X", + fuzzer + .base(Key::SiteAttr(site_name, "F".into()), "#LUT:F=0x0000") + .base(Key::SiteAttr(site_name, "XMUX".into()), "F"), + ), + "OUT.CLB.GY" => ( + "Y", + fuzzer + .base(Key::SiteAttr(site_name, "G".into()), "#LUT:G=0x0000") + .base(Key::SiteAttr(site_name, "YMUX".into()), "G"), + ), + "OUT.CLB.FXQ" => ( + "XQ", + if edev.grid.kind.is_clb_xl() { + fuzzer + .base(Key::SiteAttr(site_name, "CLKX".into()), "CLK") + .base(Key::SiteAttr(site_name, "XQMUX".into()), "QX") + .base(Key::SiteAttr(site_name, "FFX".into()), "#LATCH") + .base(Key::SiteAttr(site_name, "DX".into()), "DIN") + .base(Key::SiteAttr(site_name, "DIN".into()), "C1") + } else { + fuzzer + .base(Key::SiteAttr(site_name, "CLKX".into()), "CLK") + .base(Key::SiteAttr(site_name, "XQMUX".into()), "QX") + }, + ), + "OUT.CLB.GYQ" => ( + "YQ", + if edev.grid.kind.is_clb_xl() { + fuzzer + .base(Key::SiteAttr(site_name, "CLKY".into()), "CLK") + .base(Key::SiteAttr(site_name, "YQMUX".into()), "QY") + .base(Key::SiteAttr(site_name, "FFY".into()), "#LATCH") + .base(Key::SiteAttr(site_name, "DY".into()), "DIN") + .base(Key::SiteAttr(site_name, "DIN".into()), "C1") + } else { + fuzzer + .base(Key::SiteAttr(site_name, "CLKY".into()), "CLK") + .base(Key::SiteAttr(site_name, "YQMUX".into()), "QY") + }, + ), + _ => unreachable!(), + }; + let fuzzer = fuzzer + .base(Key::SiteMode(site_name), "CLB") + .base(Key::SitePin(site_name, pin.into()), true); + (fuzzer, site_name, pin) + } else if let Some(idx) = wname.strip_prefix("SINGLE.H") { + let idx: u8 = idx.parse().unwrap(); + assert_ne!(row, edev.grid.row_tio()); + if col == edev.grid.col_lio() + || (col == edev.grid.col_lio() + 1 + && (row == edev.grid.row_bio() || row == edev.grid.row_tio() - 1)) + { + let nwt = (die, (col + 1, row), wt); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col + 1, row, LayerId::from_idx(0)), + (NodeTileId::from_idx(0), wt), + ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("SINGLE.H{idx}.E")), + ), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else if col == edev.grid.col_rio() { + let nwt = (die, (col - 1, row), wt); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("SINGLE.H{idx}.E")), + ), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else if row == edev.grid.row_bio() { + let nwt = ( + die, + (col, row + 1), + backend.egrid.db.get_wire(&format!("SINGLE.V{idx}")), + ); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("SINGLE.V{idx}.S")), + ), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else if row == edev.grid.row_tio() - 1 { + let nwt = ( + die, + (col, row), + backend.egrid.db.get_wire(&format!("SINGLE.V{idx}")), + ); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + (NodeTileId::from_idx(0), nwt.2), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else { + let (out, sout, srow) = match ( + idx, + edev.grid.kind == prjcombine_xc4000::grid::GridKind::Xc4000E, + ) { + (0 | 4, true) => ("OUT.CLB.GY", "OUT.CLB.GY", row), + (1 | 5, true) => ("OUT.CLB.GYQ", "OUT.CLB.GYQ", row), + (2 | 6, true) => ("OUT.CLB.FXQ.S", "OUT.CLB.FXQ", row + 1), + (3 | 7, true) => ("OUT.CLB.FX.S", "OUT.CLB.FX", row + 1), + (0 | 4, false) => ("OUT.CLB.GY.V", "OUT.CLB.GY.V", row), + (1 | 5, false) => ("OUT.CLB.GYQ.V", "OUT.CLB.GYQ.V", row), + (2 | 6, false) => ("OUT.CLB.FXQ.S", "OUT.CLB.FXQ.V", row + 1), + (3 | 7, false) => ("OUT.CLB.FX.S", "OUT.CLB.FX.V", row + 1), + _ => unreachable!(), + }; + let nwt = (die, (col, srow), backend.egrid.db.get_wire(sout)); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + (NodeTileId::from_idx(0), backend.egrid.db.get_wire(out)), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } + } else if let Some(idx) = wname.strip_prefix("SINGLE.V") { + let idx: u8 = idx.parse().unwrap(); + assert_ne!(col, edev.grid.col_lio()); + if row == edev.grid.row_bio() { + let nwt = (die, (col, row + 1), wt); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("SINGLE.V{idx}.S")), + ), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else if row == edev.grid.row_tio() + || (row == edev.grid.row_tio() - 1 + && (col == edev.grid.col_lio() + 1 || col == edev.grid.col_rio())) + { + let nwt = (die, (col, row - 1), wt); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row - 1, LayerId::from_idx(0)), + (NodeTileId::from_idx(0), wt), + ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("SINGLE.V{idx}.S")), + ), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else if col == edev.grid.col_lio() + 1 { + let nwt = ( + die, + (col, row), + backend.egrid.db.get_wire(&format!("SINGLE.H{idx}")), + ); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + (NodeTileId::from_idx(0), nwt.2), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else if col == edev.grid.col_rio() { + let nwt = ( + die, + (col - 1, row), + backend.egrid.db.get_wire(&format!("SINGLE.H{idx}")), + ); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("SINGLE.H{idx}.E")), + ), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } else { + let (out, sout, scol) = match ( + idx, + edev.grid.kind == prjcombine_xc4000::grid::GridKind::Xc4000E, + ) { + (0 | 4, true) => ("OUT.CLB.FXQ", "OUT.CLB.FXQ", col), + (1 | 5, true) => ("OUT.CLB.FX", "OUT.CLB.FX", col), + (2 | 6, true) => ("OUT.CLB.GY.E", "OUT.CLB.GY", col - 1), + (3 | 7, true) => ("OUT.CLB.GYQ.E", "OUT.CLB.GYQ", col - 1), + (0 | 4, false) => ("OUT.CLB.FXQ.H", "OUT.CLB.FXQ.H", col), + (1 | 5, false) => ("OUT.CLB.FX.H", "OUT.CLB.FX.H", col), + (2 | 6, false) => ("OUT.CLB.GY.E", "OUT.CLB.GY.H", col - 1), + (3 | 7, false) => ("OUT.CLB.GYQ.E", "OUT.CLB.GYQ.H", col - 1), + _ => unreachable!(), + }; + let nwt = (die, (scol, row), backend.egrid.db.get_wire(sout)); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip( + backend, + (die, col, row, LayerId::from_idx(0)), + (NodeTileId::from_idx(0), backend.egrid.db.get_wire(out)), + (NodeTileId::from_idx(0), wt), + ) + .unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + (fuzzer, site_name, pin_name) + } + } else if wname.starts_with("LONG") + || wname.starts_with("IO.OCTAL") + || wname.starts_with("QUAD") + || wname.starts_with("OCTAL") + || wname.starts_with("GCLK") + || wname.starts_with("VCLK") + { + let mut filter = None; + let mut twt = NodeTileId::from_idx(0); + let mut layer = LayerId::from_idx(0); + if wname.starts_with("LONG") { + if wname.contains(".H") { + if col == edev.grid.col_lio() { + col += 1; + } + if col == acol { + col += 1; + } + } else if wname.contains(".V") { + if row == arow { + row += 1; + } + } else { + unreachable!() + } + } else if wname.starts_with("IO.OCTAL") { + match &wname[..] { + "IO.OCTAL.W.0" => (), + "IO.OCTAL.E.0" => { + assert_ne!(row, edev.grid.row_tio()); + row += 1; + wt = backend.egrid.db.get_wire("IO.OCTAL.E.1"); + if row == edev.grid.row_tio() { + wt = backend.egrid.db.get_wire("IO.OCTAL.N.1"); + col -= 1; + } + } + "IO.OCTAL.S.0" => (), + "IO.OCTAL.N.0" => { + assert_ne!(col, edev.grid.col_lio()); + col -= 1; + wt = backend.egrid.db.get_wire("IO.OCTAL.N.1"); + if col == edev.grid.col_lio() { + wt = backend.egrid.db.get_wire("IO.OCTAL.W.1"); + row -= 1; + } + } + _ => unreachable!(), + } + } else if wname.starts_with("QUAD.H") { + if col == edev.grid.col_lio() { + if wname.ends_with(".3") { + if aname.starts_with("LONG.IO") { + col += 1; + match &wname[..] { + "QUAD.H0.3" => { + filter = Some("QUAD.H0.0"); + wt = backend.egrid.db.get_wire("QUAD.H0.4"); + } + "QUAD.H1.3" => { + filter = Some("QUAD.H1.0"); + wt = backend.egrid.db.get_wire("QUAD.H1.4"); + } + "QUAD.H2.3" => { + filter = Some("QUAD.H2.0"); + wt = backend.egrid.db.get_wire("QUAD.H2.4"); + } + _ => unreachable!(), + } + } else { + filter = Some("LONG.IO"); + } + } else if wname == "QUAD.H1.0" { + col += 1; + wt = backend.egrid.db.get_wire("QUAD.H1.1"); + } + } else if wname == "QUAD.H2.0" { + if col == edev.grid.col_rio() { + if aname.starts_with("LONG.IO") { + filter = Some("QUAD.H2.4"); + } else { + filter = Some("LONG.IO"); + } + } else { + col += 1; + wt = backend.egrid.db.get_wire("QUAD.H2.1"); + } + } + } else if wname.starts_with("QUAD.V") { + if row == edev.grid.row_tio() { + if wname.ends_with(".3") { + if aname.starts_with("LONG.IO") { + row -= 1; + match &wname[..] { + "QUAD.V0.3" => { + filter = Some("QUAD.V0.0"); + wt = backend.egrid.db.get_wire("QUAD.V0.4"); + } + "QUAD.V1.3" => { + filter = Some("QUAD.V1.0"); + wt = backend.egrid.db.get_wire("QUAD.V1.4"); + } + "QUAD.V2.3" => { + filter = Some("QUAD.V2.0"); + wt = backend.egrid.db.get_wire("QUAD.V2.4"); + } + _ => unreachable!(), + } + } else { + filter = Some("LONG.IO"); + } + } else if wname == "QUAD.V2.2" { + row -= 1; + wt = backend.egrid.db.get_wire("QUAD.V2.3"); + } + } else if wname == "QUAD.V0.0" { + if row == edev.grid.row_bio() { + if aname.starts_with("LONG.IO") { + filter = Some("QUAD.V0.4"); + } else { + filter = Some("LONG.IO"); + } + } else { + row -= 1; + wt = backend.egrid.db.get_wire("QUAD.V0.1"); + } + } + } else if let Some(idx) = wname.strip_prefix("OCTAL.H.") { + if col == edev.grid.col_lio() { + let idx: usize = idx.parse().unwrap(); + col += 7 - idx; + wt = backend.egrid.db.get_wire("OCTAL.H.7"); + } + } else if let Some(idx) = wname.strip_prefix("OCTAL.V.") { + if row == edev.grid.row_tio() { + let idx: usize = idx.parse().unwrap(); + row -= 7 - idx; + wt = backend.egrid.db.get_wire("OCTAL.V.7"); + } + } else if wname.starts_with("GCLK") { + if row == edev.grid.row_bio() { + row = edev.grid.row_qb(); + } else { + row = edev.grid.row_qt(); + } + layer = backend + .egrid + .find_node_loc(die, (col, row), |node| { + backend.egrid.db.nodes.key(node.kind).starts_with("LLVQ") + }) + .unwrap() + .0; + } else if wname == "VCLK" { + if row == edev.grid.row_bio() { + // OK + } else if row == edev.grid.row_qb() { + row = edev.grid.row_mid(); + layer = backend + .egrid + .find_node_loc(die, (col, row), |node| { + backend.egrid.db.nodes.key(node.kind).starts_with("LLVC") + }) + .unwrap() + .0; + } else if row == edev.grid.row_mid() { + twt = NodeTileId::from_idx(1); + layer = backend + .egrid + .find_node_loc(die, (col, row), |node| { + backend.egrid.db.nodes.key(node.kind).starts_with("LLVC") + }) + .unwrap() + .0; + } else if row == edev.grid.row_qt() { + row = edev.grid.row_tio(); + } else { + unreachable!() + } + } else { + unreachable!() + } + let nloc = (die, col, row, layer); + let node = backend.egrid.node(nloc); + let mwt = (twt, wt); + let res = backend + .egrid + .resolve_wire((die, node.tiles[twt], wt)) + .unwrap(); + assert_eq!(res, wire_target); + let mux = &backend.egrid.db.nodes[node.kind].muxes[&mwt]; + for &mwf in &mux.ins { + let wfname = backend.egrid.db.wires.key(mwf.1); + if let Some(filter) = filter { + if !wfname.starts_with(filter) { + continue; + } + } else { + if !(wfname.starts_with("SINGLE") + || wfname == "GND" + || (wfname.starts_with("IO.DOUBLE") + && (wname.starts_with("OCTAL") + || wname.starts_with("QUAD") + || wname == "VCLK"))) + { + continue; + } + } + let nwt = backend + .egrid + .resolve_wire((die, node.tiles[mwf.0], mwf.1)) + .unwrap(); + if nwt == wire_avoid { + continue; + } + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, Some((nloc, mwf)), wire_avoid); + let (tile, wa, wb) = + resolve_int_pip(backend, (die, col, row, layer), mwf, mwt).unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + return (fuzzer, site_name, pin_name); + } + panic!("umm failed at {wire_target:?} {wname}"); + } else if wname.starts_with("IO.DOUBLE") { + let (loc, mwt) = orig_target.unwrap(); + let node = backend.egrid.node(loc); + let mux = &backend.egrid.db.nodes[node.kind].muxes[&mwt]; + for &mwf in &mux.ins { + let wfname = backend.egrid.db.wires.key(mwf.1); + if !wfname.starts_with("SINGLE") { + continue; + } + let nwt = backend + .egrid + .resolve_wire((die, node.tiles[mwf.0], mwf.1)) + .unwrap(); + let (fuzzer, site_name, pin_name) = + drive_xc4000_wire(backend, fuzzer, nwt, None, wire_avoid); + let (tile, wa, wb) = resolve_int_pip(backend, loc, mwf, mwt).unwrap(); + let fuzzer = fuzzer.base( + Key::Pip(tile, wa, wb), + Value::FromPin(site_name, pin_name.into()), + ); + return (fuzzer, site_name, pin_name); + } + panic!("umm failed at {wire_target:?} {wname}"); + } else { + panic!("how to drive {wname}"); + } +} + fn get_v4_vref_rows( edev: &prjcombine_virtex4::expanded::ExpandedDevice, die: DieId, @@ -2498,6 +3165,10 @@ impl<'a> BelKV { mut fuzzer: Fuzzer>, ) -> Option>> { let node = backend.egrid.node(loc); + let node_data = &backend.egrid.db.nodes[node.kind]; + let bel_data = &node_data.bels[bel]; + let node_naming = &backend.egrid.db.node_namings[node.naming]; + let bel_naming = &node_naming.bels[bel]; Some(match self { BelKV::Nop => fuzzer, BelKV::Mode(mode) => { @@ -2535,8 +3206,6 @@ impl<'a> BelKV { fuzzer.base(Key::SitePinFrom(site, pin.clone()), *kind) } BelKV::PinPips(pin) => { - let node_naming = &backend.egrid.db.node_namings[node.naming]; - let bel_naming = &node_naming.bels[bel]; let pin_naming = &bel_naming.pins[pin]; for pip in &pin_naming.pips { fuzzer = fuzzer.base( @@ -2547,8 +3216,6 @@ impl<'a> BelKV { fuzzer } BelKV::PinNodeMutexShared(pin) => { - let node_data = &backend.egrid.db.nodes[node.kind]; - let bel_data = &node_data.bels[bel]; let pin_data = &bel_data.pins[pin]; for &wire in &pin_data.wires { let node = backend.egrid.node(loc); @@ -2576,7 +3243,7 @@ impl<'a> BelKV { unreachable!() }; match &backend.ebonds[pkg] { - ExpandedBond::Xc4k(_) => todo!(), + ExpandedBond::Xc4000(_) => todo!(), ExpandedBond::Xc5200(_) => todo!(), ExpandedBond::Virtex(ebond) => { let crd = prjcombine_virtex::grid::IoCoord { @@ -2646,7 +3313,7 @@ impl<'a> BelKV { unreachable!() }; match &backend.ebonds[pkg] { - ExpandedBond::Xc4k(_) => todo!(), + ExpandedBond::Xc4000(_) => todo!(), ExpandedBond::Xc5200(_) => todo!(), ExpandedBond::Virtex(ebond) => { let crd = prjcombine_virtex::grid::IoCoord { @@ -2671,7 +3338,7 @@ impl<'a> BelKV { unreachable!() }; match &backend.ebonds[pkg] { - ExpandedBond::Xc4k(_) => todo!(), + ExpandedBond::Xc4000(_) => todo!(), ExpandedBond::Xc5200(_) => todo!(), ExpandedBond::Virtex(ebond) => { let crd = prjcombine_virtex::grid::IoCoord { @@ -2733,7 +3400,7 @@ impl<'a> BelKV { } } BelKV::IsVr => match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(_) => todo!(), ExpandedDevice::Virtex2(edev) => { @@ -3275,7 +3942,7 @@ impl<'a> BelKV { let is_diff = !matches!(*self, BelKV::OtherIobInput(_)); let is_out = matches!(*self, BelKV::OtherIobDiffOutput(_)); match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(edev) => { let FuzzerValue::Base(Value::String(pkg)) = &fuzzer.kv[&Key::Package] @@ -3440,7 +4107,7 @@ impl<'a> BelKV { } BelKV::BankDiffOutput(stda, stdb) => { match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(_) => todo!(), ExpandedDevice::Virtex2(edev) => { @@ -3564,6 +4231,96 @@ impl<'a> BelKV { } fuzzer } + BelKV::Xc4000TbufSplitter(dir, buf) => { + let (wire_from, wire_to, pin_from, pin_to, ex_from, ex_to) = match dir { + Dir::E => ( + bel_data.pins["L"].wires.iter().copied().next().unwrap(), + bel_data.pins["R"].wires.iter().copied().next().unwrap(), + &bel_naming.pins["L"].name, + &bel_naming.pins["R"].name, + &bel_naming.pins["L.EXCL"].name, + &bel_naming.pins["R.EXCL"].name, + ), + Dir::W => ( + bel_data.pins["R"].wires.iter().copied().next().unwrap(), + bel_data.pins["L"].wires.iter().copied().next().unwrap(), + &bel_naming.pins["R"].name, + &bel_naming.pins["L"].name, + &bel_naming.pins["R.EXCL"].name, + &bel_naming.pins["L.EXCL"].name, + ), + _ => unreachable!(), + }; + let res_from = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire_from.0], wire_from.1)) + .unwrap(); + let res_to = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire_to.0], wire_to.1)) + .unwrap(); + let fuzzer = fuzzer.fuzz(Key::NodeMutex(res_to), None, "EXCLUSIVE-TGT"); + let (fuzzer, src_site, src_pin) = + drive_xc4000_wire(backend, fuzzer, res_from, Some((loc, wire_from)), res_to); + let tile = &node.names[bel_naming.tile]; + if *buf { + fuzzer + .fuzz( + Key::Pip(tile, pin_from, ex_from), + None, + Value::FromPin(src_site, src_pin.into()), + ) + .fuzz( + Key::Pip(tile, ex_from, ex_to), + None, + Value::FromPin(src_site, src_pin.into()), + ) + .fuzz( + Key::Pip(tile, ex_to, pin_to), + None, + Value::FromPin(src_site, src_pin.into()), + ) + } else { + fuzzer.fuzz( + Key::Pip(tile, pin_from, pin_to), + None, + Value::FromPin(src_site, src_pin.into()), + ) + } + } + BelKV::Xc4000DriveImux(pin, drive) => { + let wire = *bel_data.pins[*pin].wires.iter().next().unwrap(); + let res_wire = backend + .egrid + .resolve_wire((loc.0, node.tiles[wire.0], wire.1)) + .unwrap(); + let fuzzer = fuzzer.fuzz(Key::NodeMutex(res_wire), None, "EXCLUSIVE"); + if *drive { + let oloc = ( + res_wire.0, + res_wire.1 .0, + res_wire.1 .1, + LayerId::from_idx(0), + ); + let onode = backend.egrid.node(oloc); + let onode_data = &backend.egrid.db.nodes[onode.kind]; + let wt = (NodeTileId::from_idx(0), res_wire.2); + let mux = &onode_data.muxes[&wt]; + let wf = *mux.ins.iter().next().unwrap(); + let res_wf = backend + .egrid + .resolve_wire((oloc.0, onode.tiles[wf.0], wf.1)) + .unwrap(); + let (tile, wa, wb) = resolve_int_pip(backend, oloc, wf, wt).unwrap(); + fuzzer.base(Key::Pip(tile, wa, wb), true).fuzz( + Key::NodeMutex(res_wf), + None, + "EXCLUSIVE", + ) + } else { + fuzzer + } + } }) } } @@ -3880,8 +4637,8 @@ pub enum TileBits { BTTerm, LRTerm, SpineEnd, - #[allow(clippy::upper_case_acronyms)] - LLV, + Llv, + Llh, Gclkc, ClkLR, Hclk, @@ -3906,6 +4663,7 @@ pub enum TileBits { GtpCommonMid, GtpChannelMid, IobS6, + MainXc4000, } impl TileBits { @@ -3914,7 +4672,9 @@ impl TileBits { match *self { TileBits::Null => vec![], TileBits::Main(d, n) => match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(edev) => (0..n) + .map(|idx| edev.btile_main(col, row - d + idx)) + .collect(), ExpandedDevice::Xc5200(edev) => (0..n) .map(|idx| edev.btile_main(col, row - d + idx)) .collect(), @@ -3936,7 +4696,7 @@ impl TileBits { TileBits::Reg(reg) => vec![BitTile::Reg(die, reg)], TileBits::Raw(ref raw) => raw.clone(), TileBits::Bram => match backend.edev { - ExpandedDevice::Xc4k(_) => unreachable!(), + ExpandedDevice::Xc4000(_) => unreachable!(), ExpandedDevice::Xc5200(_) => unreachable!(), ExpandedDevice::Virtex(edev) => { vec![ @@ -4065,16 +4825,45 @@ impl TileBits { } _ => unreachable!(), }, - TileBits::LLV => { - let ExpandedDevice::Virtex2(edev) = backend.edev else { - unreachable!() - }; - if edev.grid.kind == prjcombine_virtex2::grid::GridKind::Spartan3E { - vec![edev.btile_llv_b(col), edev.btile_llv_t(col)] - } else { - vec![edev.btile_llv(col)] + TileBits::Llv => match backend.edev { + ExpandedDevice::Xc4000(edev) => { + if col == edev.grid.col_lio() { + vec![edev.btile_llv(col, row), edev.btile_llv(col + 1, row)] + } else { + vec![edev.btile_llv(col, row)] + } } - } + ExpandedDevice::Virtex2(edev) => { + if edev.grid.kind == prjcombine_virtex2::grid::GridKind::Spartan3E { + vec![edev.btile_llv_b(col), edev.btile_llv_t(col)] + } else { + vec![edev.btile_llv(col)] + } + } + _ => unreachable!(), + }, + TileBits::Llh => match backend.edev { + ExpandedDevice::Xc4000(edev) => { + if row == edev.grid.row_bio() { + vec![edev.btile_llh(col, row), edev.btile_main(col - 1, row)] + } else if row == edev.grid.row_tio() { + vec![ + edev.btile_llh(col, row), + edev.btile_llh(col, row - 1), + edev.btile_main(col - 1, row), + ] + } else if row == edev.grid.row_bio() + 1 { + vec![ + edev.btile_llh(col, row), + edev.btile_llh(col, row - 1), + edev.btile_main(col - 1, row - 1), + ] + } else { + vec![edev.btile_llh(col, row), edev.btile_llh(col, row - 1)] + } + } + _ => unreachable!(), + }, TileBits::Gclkc => { let ExpandedDevice::Virtex2(edev) = backend.edev else { unreachable!() @@ -4145,7 +4934,9 @@ impl TileBits { vec![edev.btile_spine(row - 1)] } TileBits::Cfg => match backend.edev { - ExpandedDevice::Xc4k(_) | ExpandedDevice::Xc5200(_) | ExpandedDevice::Virtex(_) => { + ExpandedDevice::Xc4000(_) + | ExpandedDevice::Xc5200(_) + | ExpandedDevice::Virtex(_) => { unreachable!() } ExpandedDevice::Virtex2(edev) => { @@ -4236,7 +5027,7 @@ impl TileBits { TileBits::MainAuto => { let node = backend.egrid.node(loc); match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => todo!(), ExpandedDevice::Xc5200(edev) => node .tiles .values() @@ -4531,6 +5322,70 @@ impl TileBits { }; vec![edev.btile_iob(loc.1, loc.2)] } + TileBits::MainXc4000 => { + let ExpandedDevice::Xc4000(edev) = backend.edev else { + unreachable!() + }; + if loc.1 == edev.grid.col_lio() { + if loc.2 == edev.grid.row_bio() { + // LL + vec![edev.btile_main(loc.1, loc.2)] + } else if loc.2 == edev.grid.row_tio() { + // UL + vec![edev.btile_main(loc.1, loc.2)] + } else { + // LEFT + vec![ + edev.btile_main(loc.1, loc.2), + edev.btile_main(loc.1, loc.2 - 1), + ] + } + } else if loc.1 == edev.grid.col_rio() { + if loc.2 == edev.grid.row_bio() { + // LR + vec![edev.btile_main(loc.1, loc.2)] + } else if loc.2 == edev.grid.row_tio() { + // UR + vec![ + edev.btile_main(loc.1, loc.2), + edev.btile_main(loc.1, loc.2 - 1), + edev.btile_main(loc.1 - 1, loc.2), + ] + } else { + // RT + vec![ + edev.btile_main(loc.1, loc.2), + edev.btile_main(loc.1, loc.2 - 1), + edev.btile_main(loc.1 - 1, loc.2), + ] + } + } else { + if loc.2 == edev.grid.row_bio() { + // BOT + vec![ + edev.btile_main(loc.1, loc.2), + edev.btile_main(loc.1 + 1, loc.2), + ] + } else if loc.2 == edev.grid.row_tio() { + // TOP + vec![ + edev.btile_main(loc.1, loc.2), + edev.btile_main(loc.1, loc.2 - 1), + edev.btile_main(loc.1 + 1, loc.2), + edev.btile_main(loc.1 - 1, loc.2), + ] + } else { + // CLB + vec![ + edev.btile_main(loc.1, loc.2), + edev.btile_main(loc.1, loc.2 - 1), + edev.btile_main(loc.1 - 1, loc.2), + edev.btile_main(loc.1, loc.2 + 1), + edev.btile_main(loc.1 + 1, loc.2), + ] + } + } + } } } } @@ -4599,6 +5454,9 @@ impl ExtraFeatureKind { pub fn get_tiles(self, backend: &IseBackend, loc: Loc, tile: &str) -> Vec> { match self { ExtraFeatureKind::MainFixed(col, row) => match backend.edev { + ExpandedDevice::Xc4000(edev) => { + vec![vec![edev.btile_main(col, row)]] + } ExpandedDevice::Virtex(edev) => { vec![vec![edev.btile_main(col, row)]] } @@ -4739,7 +5597,13 @@ impl ExtraFeatureKind { res } ExtraFeatureKind::AllIobs => match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(edev) => { + let node = backend.egrid.db.get_node(tile); + backend.egrid.node_index[node] + .iter() + .map(|loc| vec![edev.btile_main(loc.1, loc.2)]) + .collect() + } ExpandedDevice::Xc5200(_) => todo!(), ExpandedDevice::Virtex(edev) => { let node = backend.egrid.db.get_node(tile); diff --git a/prjcombine_ise_hammer/src/fuzz.rs b/prjcombine_ise_hammer/src/fuzz.rs index f3ee16bb..555e6864 100644 --- a/prjcombine_ise_hammer/src/fuzz.rs +++ b/prjcombine_ise_hammer/src/fuzz.rs @@ -107,8 +107,8 @@ impl<'sm, 's, 'a, 'b> FuzzCtx<'sm, 's, 'a, 'b> { bits: TileBits, ) -> Self { let node_kind = backend.egrid.db.get_node(match backend.edev { - ExpandedDevice::Xc4k(_) => "LL", - ExpandedDevice::Xc5200(_) => "LL", + ExpandedDevice::Xc4000(_) => "CNR.BL", + ExpandedDevice::Xc5200(_) => "CNR.BL", ExpandedDevice::Virtex(_) => "CNR.BL", ExpandedDevice::Virtex2(edev) => match edev.grid.kind { prjcombine_virtex2::grid::GridKind::Virtex2 => "LL.V2", @@ -512,11 +512,11 @@ macro_rules! fuzz_diff_multi { $crate::backend::MultiValue::Lut, ) }; - ($ctx:ident, (attr_oldlut $attr:expr)) => { + ($ctx:ident, (attr_oldlut $attr:expr, $f:expr)) => { $crate::fgen::TileMultiFuzzKV::SiteAttr( $ctx.bel, $attr.to_string(), - $crate::backend::MultiValue::OldLut, + $crate::backend::MultiValue::OldLut($f), ) }; ($ctx:ident, (attr_hex $attr:expr)) => { diff --git a/prjcombine_ise_hammer/src/gt/spartan6.rs b/prjcombine_ise_hammer/src/gt/spartan6.rs index ebf9715d..db007c48 100644 --- a/prjcombine_ise_hammer/src/gt/spartan6.rs +++ b/prjcombine_ise_hammer/src/gt/spartan6.rs @@ -3,12 +3,12 @@ use core::ops::Range; use prjcombine_hammer::Session; use prjcombine_int::db::{BelId, Dir}; use prjcombine_spartan6::grid::Gts; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bitvec, xlat_enum, CollectorCtx, OcdMode}, fgen::{TileBits, TileKV}, fuzz::FuzzCtx, @@ -307,11 +307,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { return; } - fn drp_bit(idx: usize, bit: usize) -> FeatureBit { + fn drp_bit(idx: usize, bit: usize) -> TileBit { let tile = 8 + ((idx >> 2) & 7); let bit = bit + 16 * (idx & 3); let frame = 25 - ((idx >> 5) & 3); - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for i in 0..0x80 { @@ -355,11 +355,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { // sigh. bugs. ctx.collect_bitvec(tile, bel, "COMMA_10B_ENABLE_0", ""); let mut diffs = ctx.state.get_diffs(tile, bel, "COMMA_10B_ENABLE_1", ""); - diffs[3].bits.insert(FeatureBit::new(11, 23, 3), true); - assert_eq!( - diffs[4].bits.remove(&FeatureBit::new(11, 23, 3)), - Some(true) - ); + diffs[3].bits.insert(TileBit::new(11, 23, 3), true); + assert_eq!(diffs[4].bits.remove(&TileBit::new(11, 23, 3)), Some(true)); ctx.tiledb .insert(tile, bel, "COMMA_10B_ENABLE_1", xlat_bitvec(diffs)); ctx.collect_bitvec(tile, bel, "RXPRBSERR_LOOPBACK_0", ""); @@ -370,7 +367,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "RXPRBSERR_LOOPBACK_1", - TileItem::from_bit(FeatureBit::new(8, 22, 48), false), + TileItem::from_bit(TileBit::new(8, 22, 48), false), ); for &(attr, _) in GTP_HEX_ATTRS { ctx.collect_bitvec(tile, bel, &format!("{attr}_0"), ""); diff --git a/prjcombine_ise_hammer/src/gt/virtex4.rs b/prjcombine_ise_hammer/src/gt/virtex4.rs index a56cbcf6..86cdd8dc 100644 --- a/prjcombine_ise_hammer/src/gt/virtex4.rs +++ b/prjcombine_ise_hammer/src/gt/virtex4.rs @@ -1,11 +1,11 @@ use prjcombine_hammer::Session; use prjcombine_int::db::{BelId, Dir}; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{ xlat_bit, xlat_bitvec, xlat_enum, xlat_enum_default, xlat_enum_ocd, CollectorCtx, Diff, OcdMode, @@ -576,10 +576,10 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { return; } let tile = "MGT"; - fn drp_bit(bel: &str, idx: usize, bit: usize) -> FeatureBit { + fn drp_bit(bel: &str, idx: usize, bit: usize) -> TileBit { let tile = if bel == "GT11A" { 0x10 } else { 0 } | (idx & 7) << 1 | (idx & 0x20) >> 5; let bit = bit + 1 + 20 * (idx >> 3 & 3); - FeatureBit::new(tile, 19, bit) + TileBit::new(tile, 19, bit) } let (_, _, synclk_enable) = Diff::split( ctx.state diff --git a/prjcombine_ise_hammer/src/gt/virtex5.rs b/prjcombine_ise_hammer/src/gt/virtex5.rs index 4f61058a..097d6e7e 100644 --- a/prjcombine_ise_hammer/src/gt/virtex5.rs +++ b/prjcombine_ise_hammer/src/gt/virtex5.rs @@ -2,15 +2,12 @@ use core::ops::Range; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, - diff::CollectorCtx, - fgen::TileBits, - fuzz::FuzzCtx, - fuzz_enum, fuzz_inv, fuzz_multi_attr_bin, fuzz_multi_attr_dec, fuzz_multi_attr_hex, fuzz_one, + backend::IseBackend, diff::CollectorCtx, fgen::TileBits, fuzz::FuzzCtx, fuzz_enum, fuzz_inv, + fuzz_multi_attr_bin, fuzz_multi_attr_dec, fuzz_multi_attr_hex, fuzz_one, }; const GT_INVPINS: &[&str] = &[ @@ -669,7 +666,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { if !ctx.has_tile(tile) { continue; } - fn drp_bit(idx: usize, bit: usize) -> FeatureBit { + fn drp_bit(idx: usize, bit: usize) -> TileBit { let tile = 5 + (idx >> 3); let frame = match bit & 3 { 0 | 3 => 31, @@ -677,7 +674,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { _ => unreachable!(), }; let bit = (bit >> 1) | (idx & 7) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for i in 0..0x50 { ctx.tiledb.insert( diff --git a/prjcombine_ise_hammer/src/gt/virtex6_gth.rs b/prjcombine_ise_hammer/src/gt/virtex6_gth.rs index 4e547462..2595adfe 100644 --- a/prjcombine_ise_hammer/src/gt/virtex6_gth.rs +++ b/prjcombine_ise_hammer/src/gt/virtex6_gth.rs @@ -1,8 +1,8 @@ use prjcombine_hammer::Session; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bitvec, xlat_enum, CollectorCtx}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -409,11 +409,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { return; } let bel = "GTH"; - fn drp_bit(idx: usize, bit: usize) -> FeatureBit { + fn drp_bit(idx: usize, bit: usize) -> TileBit { let tile = idx >> 3; let frame = 28 + (bit & 1); let bit = (bit >> 1) | (idx & 7) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for addr in 0..0x140 { ctx.tiledb.insert( @@ -454,7 +454,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { for &(attr, _) in GTH_HEX_ATTRS { let mut diffs = ctx.state.get_diffs(tile, bel, attr, ""); if attr == "SLICE_NOISE_CTRL_1_LANE01" { - let bit = FeatureBit::new(12, 29, 32); + let bit = TileBit::new(12, 29, 32); assert_eq!(diffs[1].bits.len(), 0); assert_eq!(diffs[2].bits.len(), 2); diffs[1].bits.insert(bit, true); diff --git a/prjcombine_ise_hammer/src/gt/virtex6_gtx.rs b/prjcombine_ise_hammer/src/gt/virtex6_gtx.rs index 4d505fb8..0ff93bf9 100644 --- a/prjcombine_ise_hammer/src/gt/virtex6_gtx.rs +++ b/prjcombine_ise_hammer/src/gt/virtex6_gtx.rs @@ -2,11 +2,11 @@ use core::ops::Range; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_enum, CollectorCtx, Diff}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -556,11 +556,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { } for i in 0..4 { let bel = &format!("GTX{i}"); - fn drp_bit(which: usize, idx: usize, bit: usize) -> FeatureBit { + fn drp_bit(which: usize, idx: usize, bit: usize) -> TileBit { let tile = which * 10 + (idx >> 3); let frame = 28 + (bit & 1); let bit = (bit >> 1) | (idx & 7) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for addr in 0..0x50 { ctx.tiledb.insert( diff --git a/prjcombine_ise_hammer/src/gt/virtex7.rs b/prjcombine_ise_hammer/src/gt/virtex7.rs index 19366269..b2559a20 100644 --- a/prjcombine_ise_hammer/src/gt/virtex7.rs +++ b/prjcombine_ise_hammer/src/gt/virtex7.rs @@ -3,11 +3,11 @@ use std::{collections::BTreeMap, ops::Range}; use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_enum, CollectorCtx, Diff, OcdMode}, fgen::{TileBits, TileKV, TileRelation}, fuzz::FuzzCtx, @@ -1769,30 +1769,30 @@ pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBacke } pub fn collect_fuzzers(ctx: &mut CollectorCtx) { - fn common_drp_bit(is_mid: bool, reg: usize, bit: usize) -> FeatureBit { + fn common_drp_bit(is_mid: bool, reg: usize, bit: usize) -> TileBit { if reg < 0x30 { - FeatureBit::new( + TileBit::new( reg >> 3, if is_mid { 0 } else { 28 } + (bit & 1), (reg & 7) << 3 | bit >> 1, ) } else { - FeatureBit::new( + TileBit::new( (reg - 0x30) >> 3, if is_mid { 2 } else { 30 } + (bit & 1), (reg & 7) << 3 | bit >> 1, ) } } - fn channel_drp_bit(is_mid: bool, reg: usize, bit: usize) -> FeatureBit { + fn channel_drp_bit(is_mid: bool, reg: usize, bit: usize) -> TileBit { if reg < 0x58 { - FeatureBit::new( + TileBit::new( reg >> 3, if is_mid { 0 } else { 28 } + (bit & 1), (reg & 7) << 3 | bit >> 1, ) } else { - FeatureBit::new( + TileBit::new( (reg - 0x58) >> 3, if is_mid { 2 } else { 30 } + (bit & 1), (reg & 7) << 3 | bit >> 1, @@ -2119,13 +2119,13 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, "HCLK_GTP_MID", "DRP_MASK_BELOW", - TileItem::from_bit(FeatureBit::new(6, 0, 13), false), + TileItem::from_bit(TileBit::new(6, 0, 13), false), ); ctx.tiledb.insert( tile, "HCLK_GTP_MID", "DRP_MASK_ABOVE", - TileItem::from_bit(FeatureBit::new(6, 1, 13), false), + TileItem::from_bit(TileBit::new(6, 1, 13), false), ); } for (tile, bel) in [ diff --git a/prjcombine_ise_hammer/src/int.rs b/prjcombine_ise_hammer/src/int.rs index c1f06a83..4ed86a74 100644 --- a/prjcombine_ise_hammer/src/int.rs +++ b/prjcombine_ise_hammer/src/int.rs @@ -8,11 +8,15 @@ use crate::{ }; pub mod virtex; +pub mod xc4000; pub mod xc5200; pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBackend<'a>) { match backend.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => { + xc4000::add_fuzzers(session, backend); + return; + } ExpandedDevice::Xc5200(_) => { xc5200::add_fuzzers(session, backend); return; @@ -44,7 +48,7 @@ pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBacke } else if name == "PPC.S" { TileBits::MainDown } else if name.starts_with("LLV") { - TileBits::LLV + TileBits::Llv } else if name.starts_with("LLH") { TileBits::Spine(0, 1) } else { @@ -124,7 +128,10 @@ pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBacke pub fn collect_fuzzers(ctx: &mut CollectorCtx) { match ctx.edev { - ExpandedDevice::Xc4k(_) => todo!(), + ExpandedDevice::Xc4000(_) => { + xc4000::collect_fuzzers(ctx); + return; + } ExpandedDevice::Xc5200(_) => { xc5200::collect_fuzzers(ctx); return; diff --git a/prjcombine_ise_hammer/src/int/virtex.rs b/prjcombine_ise_hammer/src/int/virtex.rs index 20d44467..7a4fc2f4 100644 --- a/prjcombine_ise_hammer/src/int/virtex.rs +++ b/prjcombine_ise_hammer/src/int/virtex.rs @@ -771,14 +771,18 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { continue; } let item = xlat_bit(diff); - let name = if matches!( - intdb.wires[wire_from.1], - WireKind::PipOut | WireKind::PipBranch(_) - ) && wire_from < wire_to - { - format!("PASS.{in_name}.{out_name}") - } else { + let mut is_bidi = false; + if let Some(omux) = node.muxes.get(&wire_from) { + if omux.ins.contains(&wire_to) { + is_bidi = true; + } + } + let name = if !is_bidi { format!("PASS.{out_name}.{in_name}") + } else if wire_from < wire_to { + format!("BIPASS.{in_name}.{out_name}") + } else { + format!("BIPASS.{out_name}.{in_name}") }; ctx.tiledb.insert(tile, "INT", name, item); } diff --git a/prjcombine_ise_hammer/src/int/xc4000.rs b/prjcombine_ise_hammer/src/int/xc4000.rs new file mode 100644 index 00000000..0e301787 --- /dev/null +++ b/prjcombine_ise_hammer/src/int/xc4000.rs @@ -0,0 +1,1300 @@ +use std::collections::{btree_map, BTreeMap, HashSet}; + +use prjcombine_hammer::Session; +use prjcombine_int::db::{BelId, Dir, NodeTileId, NodeWireId}; +use prjcombine_xc4000::grid::GridKind; +use prjcombine_xilinx_geom::ExpandedDevice; +use unnamed_entity::EntityId; + +use crate::{ + backend::{FeatureId, IseBackend}, + diff::{xlat_bit, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode}, + fgen::{BelFuzzKV, BelKV, TileBits, TileFuzzKV, TileFuzzerGen, TileKV, TileRelation, TileWire}, + fuzz::FuzzCtx, + fuzz_one, +}; + +pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBackend<'a>) { + let ExpandedDevice::Xc4000(ref edev) = backend.edev else { + unreachable!() + }; + let kind = edev.grid.kind; + let intdb = backend.egrid.db; + for (node_kind, tile, node) in &intdb.nodes { + if node.muxes.is_empty() { + continue; + } + let bits = match &tile[..] { + "CLB" | "CLB.B" | "CLB.T" | "CLB.L" | "CLB.LB" | "CLB.LT" | "CLB.R" | "CLB.RB" + | "CLB.RT" | "IO.B" | "IO.BS" | "IO.BS.L" | "IO.B.R" | "IO.T" | "IO.TS" | "IO.TS.L" + | "IO.T.R" | "IO.R" | "IO.RS" | "IO.RS.B" | "IO.R.T" | "IO.R.FB" | "IO.R.FT" + | "IO.RS.FB" | "IO.RS.FT" | "IO.L" | "IO.LS" | "IO.LS.B" | "IO.L.T" | "IO.L.FB" + | "IO.L.FT" | "IO.LS.FB" | "IO.LS.FT" | "CNR.BR" | "CNR.TR" | "CNR.BL" | "CNR.TL" => { + TileBits::MainXc4000 + } + "LLH.CLB" | "LLH.CLB.B" | "LLH.IO.B" | "LLH.IO.T" | "LLHC.CLB" | "LLHC.CLB.B" + | "LLHC.IO.B" | "LLHC.IO.T" | "LLHQ.CLB" | "LLHQ.CLB.B" | "LLHQ.CLB.T" + | "LLHQ.IO.B" | "LLHQ.IO.T" => TileBits::Llh, + "LLV.CLB" | "LLV.IO.L" | "LLV.IO.R" | "LLVC.CLB" | "LLVC.IO.L" | "LLVC.IO.R" + | "LLVQ.CLB" | "LLVQ.IO.L.B" | "LLVQ.IO.L.T" | "LLVQ.IO.R.B" | "LLVQ.IO.R.T" => { + TileBits::Llv + } + _ => panic!("how to {tile}"), + }; + if backend.egrid.node_index[node_kind].is_empty() { + continue; + } + for (&wire_to, mux) in &node.muxes { + let out_name = intdb.wires.key(wire_to.1); + let mux_name = if tile.starts_with("LL") { + format!("MUX.{wtt}.{out_name}", wtt = wire_to.0) + } else { + assert_eq!(wire_to.0.to_idx(), 0); + format!("MUX.{out_name}") + }; + if kind == GridKind::SpartanXl { + if out_name == "IMUX.CLB.C2" && matches!(&tile[..], "CLB.T" | "CLB.LT" | "CLB.RT") { + continue; + } + if out_name == "IMUX.CLB.C3" && matches!(&tile[..], "CLB.L" | "CLB.LB" | "CLB.LT") { + continue; + } + } + if out_name.starts_with("QBUF") || out_name.ends_with("EXCL") { + let wire_mid = wire_to; + for &wire_to in &mux.ins { + let wtname = format!("{}.{}", wire_to.0, intdb.wires.key(wire_to.1)); + if wtname.contains("CLK") { + continue; + } + for &wire_from in &mux.ins { + if wire_to == wire_from { + continue; + } + let wfname = format!("{}.{}", wire_from.0, intdb.wires.key(wire_from.1)); + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: format!("DMUX.{out_name}"), + val: format!("{wtname}.{wfname}"), + }, + base: vec![ + TileKV::IntMutexShared("MAIN".to_string()), + TileKV::Xc4000DoublePip(wire_from, wire_mid, wire_to), + ], + fuzz: vec![], + extras: vec![], + })); + } + } + continue; + } + for &wire_from in &mux.ins { + let wire_from_name = intdb.wires.key(wire_from.1); + let in_name = format!("{}.{}", wire_from.0, wire_from_name); + + let mut is_bidi = false; + if let Some(mux) = node.muxes.get(&wire_from) { + if mux.ins.contains(&wire_to) { + is_bidi = true; + } + } + let tbuf_i_wire = if wire_from_name == "LONG.H2" { + Some("IMUX.TBUF0.I") + } else if wire_from_name == "LONG.H3" { + Some("IMUX.TBUF1.I") + } else { + None + }; + if let Some(tbuf_i_wire) = tbuf_i_wire { + let tbuf_i_wire = backend.egrid.db.get_wire(tbuf_i_wire); + if let Some(mux) = node.muxes.get(&(NodeTileId::from_idx(0), tbuf_i_wire)) { + if mux.ins.contains(&wire_to) { + is_bidi = true; + } + } + } + + let mut is_bipass = false; + let is_wt_sd = out_name.starts_with("SINGLE") + || out_name.starts_with("DOUBLE") + || out_name.starts_with("QUAD") + || out_name.starts_with("IO.DOUBLE"); + let is_wf_sd = wire_from_name.starts_with("SINGLE") + || wire_from_name.starts_with("DOUBLE") + || wire_from_name.starts_with("QUAD") + || wire_from_name.starts_with("IO.DOUBLE"); + if is_wt_sd && is_wf_sd { + is_bipass = true; + } + if out_name.starts_with("IO.OCTAL") && wire_from_name.starts_with("SINGLE") { + is_bipass = true; + } + if out_name.starts_with("SINGLE") && wire_from_name.starts_with("IO.OCTAL") { + is_bipass = true; + } + if out_name.starts_with("DEC") && wire_from_name.starts_with("DEC") { + is_bipass = true; + } + + if wire_from_name.starts_with("QBUF") || wire_from_name.ends_with("EXCL") { + continue; + } + + if is_bidi && !is_bipass { + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: mux_name.clone(), + val: in_name.to_string(), + }, + base: vec![ + TileKV::IntMutexShared("MAIN".to_string()), + TileKV::Xc4000BiPip(wire_from, wire_to), + ], + fuzz: vec![], + extras: vec![], + })); + } else { + let mut base = vec![ + TileKV::NodeIntDistinct(wire_to, wire_from), + TileKV::NodeIntDstFilter(wire_to), + TileKV::NodeIntSrcFilter(wire_from), + TileKV::IntMutexShared("MAIN".to_string()), + ]; + let mut fuzz = vec![ + TileFuzzKV::NodeMutexExclusive(wire_to), + TileFuzzKV::NodeMutexExclusive(wire_from), + TileFuzzKV::IntPip(wire_from, wire_to), + ]; + if tile == "CNR.TR" + && (in_name.contains("OUT.LR.IOB1.I") || in_name.contains("OUT.OSC")) + { + // sigh. + let node_cnr = backend.egrid.db.get_node("CNR.TR"); + let bel = backend.egrid.db.nodes[node_cnr].bels.get("OSC").unwrap().0; + base.push(TileKV::Bel(bel, BelKV::Mutex("MODE".into(), "INT".into()))); + base.push(TileKV::Pip( + TileWire::BelPinNear(bel, "F15".into()), + TileWire::BelPinNear(bel, "OUT0".into()), + )); + } + if tile == "IO.R.T" + && (in_name.contains("OUT.LR.IOB1.I") && in_name.ends_with(".S")) + { + // sigh. + let node_cnr = backend.egrid.db.get_node("CNR.TR"); + let bel = backend.egrid.db.nodes[node_cnr].bels.get("OSC").unwrap().0; + base.push(TileKV::TileRelated( + TileRelation::Delta(0, 1, node_cnr), + Box::new(TileKV::Bel(bel, BelKV::Mutex("MODE".into(), "INT".into()))), + )); + base.push(TileKV::TileRelated( + TileRelation::Delta(0, 1, node_cnr), + Box::new(TileKV::Pip( + TileWire::BelPinNear(bel, "F15".into()), + TileWire::BelPinNear(bel, "OUT0".into()), + )), + )); + } + + if out_name == "IMUX.IOB0.TS" || out_name == "IMUX.IOB1.TS" { + let idx = if out_name == "IMUX.IOB0.TS" { 0 } else { 1 }; + let bel = BelId::from_idx(idx); + base.extend([ + TileKV::Bel(bel, BelKV::Mode("IOB".into())), + TileKV::Bel(bel, BelKV::Attr("TRI".into(), "T".into())), + TileKV::Bel(bel, BelKV::Pin("T".into(), true)), + ]); + if edev.grid.kind != GridKind::Xc4000E { + base.push(TileKV::Bel(bel, BelKV::Attr("OUTMUX".into(), "O".into()))); + } + } + + if out_name.starts_with("IMUX.TBUF") { + let idx = if out_name.starts_with("IMUX.TBUF0") { + 0 + } else { + 1 + }; + let bel = if tile.starts_with("CLB") { + BelId::from_idx(1 + idx) + } else { + BelId::from_idx(2 + idx) + }; + if out_name.ends_with("I") { + base.extend([TileKV::Bel(bel, BelKV::Mode("TBUF".into()))]); + fuzz.extend([TileFuzzKV::Bel( + bel, + BelFuzzKV::AttrDiff( + "TBUFATTR".into(), + "WANDT".into(), + "WORAND".into(), + ), + )]); + } else { + fuzz.extend([ + TileFuzzKV::Bel(bel, BelFuzzKV::Mode("TBUF".into())), + TileFuzzKV::Bel( + bel, + BelFuzzKV::Attr("TBUFATTR".into(), "WANDT".into()), + ), + ]); + } + } + + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: mux_name.clone(), + val: in_name.to_string(), + }, + base, + fuzz, + extras: vec![], + })); + } + } + } + if tile.starts_with("CLB") { + let bel = BelId::from_idx(0); + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: "MUX.IMUX.CLB.F4".to_string(), + val: "CIN".to_string(), + }, + base: vec![TileKV::Bel(bel, BelKV::Mode("CLB".into()))], + fuzz: vec![ + TileFuzzKV::Bel(bel, BelFuzzKV::Attr("F4MUX".into(), "CIN".into())), + TileFuzzKV::NodeMutexExclusive(( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire("IMUX.CLB.F4"), + )), + ], + extras: vec![], + })); + } + if tile.starts_with("IO.R") + || matches!( + &tile[..], + "CLB" | "CLB.B" | "CLB.T" | "CLB.R" | "CLB.RB" | "CLB.RT" + ) + { + let bel = BelId::from_idx(0); + let tgt_node = backend.egrid.db.get_node(if tile == "CLB.R" { + "CLB" + } else if tile == "CLB.RB" { + "CLB.B" + } else if tile == "CLB.RT" { + "CLB.T" + } else if tile.starts_with("CLB") { + tile + } else if tile == "IO.R.T" { + "CLB.RT" + } else if tile == "IO.RS.B" { + "CLB.RB" + } else { + "CLB.R" + }); + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: "MUX.IMUX.CLB.G3".to_string(), + val: "CIN".to_string(), + }, + base: vec![TileKV::TileRelated( + TileRelation::Delta(-1, 0, tgt_node), + Box::new(TileKV::Bel(bel, BelKV::Mode("CLB".into()))), + )], + fuzz: vec![ + TileFuzzKV::TileRelated( + TileRelation::Delta(-1, 0, tgt_node), + Box::new(TileFuzzKV::Bel( + bel, + BelFuzzKV::Attr("G3MUX".into(), "CIN".into()), + )), + ), + TileFuzzKV::NodeMutexExclusive(( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire("IMUX.CLB.G3"), + )), + ], + extras: vec![], + })); + } + if tile.starts_with("IO.B") + || matches!( + &tile[..], + "CLB" | "CLB.B" | "CLB.L" | "CLB.LB" | "CLB.R" | "CLB.RB" + ) + { + let bel = BelId::from_idx(0); + let tgt_node = backend + .egrid + .db + .get_node(if tile == "CLB" || tile == "CLB.B" { + "CLB" + } else if tile == "CLB.R" || tile == "CLB.RB" { + "CLB.R" + } else if tile == "CLB.L" || tile == "CLB.LB" { + "CLB.L" + } else if tile == "IO.BS.L" { + "CLB.LB" + } else if tile == "IO.B.R" { + "CLB.RB" + } else { + "CLB.B" + }); + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: "MUX.IMUX.CLB.G2".to_string(), + val: "COUT0".to_string(), + }, + base: vec![TileKV::TileRelated( + TileRelation::Delta(0, 1, tgt_node), + Box::new(TileKV::Bel(bel, BelKV::Mode("CLB".into()))), + )], + fuzz: vec![ + TileFuzzKV::TileRelated( + TileRelation::Delta(0, 1, tgt_node), + Box::new(TileFuzzKV::Bel( + bel, + BelFuzzKV::Attr("G2MUX".into(), "COUT0".into()), + )), + ), + TileFuzzKV::NodeMutexExclusive(( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire("IMUX.CLB.G2"), + )), + ], + extras: vec![], + })); + } + if tile.starts_with("CLB") || tile.starts_with("IO.R") || tile.starts_with("IO.L") { + for idx in 0..2 { + let bel = if tile.starts_with("CLB") { + BelId::from_idx(1 + idx) + } else { + BelId::from_idx(2 + idx) + }; + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: format!("MUX.IMUX.TBUF{idx}.TS"), + val: "GND".to_string(), + }, + base: vec![], + fuzz: vec![ + TileFuzzKV::Bel(bel, BelFuzzKV::Mode("TBUF".into())), + TileFuzzKV::Bel(bel, BelFuzzKV::Attr("TBUFATTR".into(), "WAND".into())), + TileFuzzKV::NodeMutexExclusive(( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("IMUX.TBUF{idx}.TS")), + )), + ], + extras: vec![], + })); + } + for bel in ["TBUF0", "TBUF1"] { + let ctx = FuzzCtx::new(session, backend, tile, bel, bits.clone()); + if kind.is_clb_xl() && tile.starts_with("CLB") { + let wt = ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire(&format!("IMUX.{bel}.TS")), + ); + let wf = ( + NodeTileId::from_idx(0), + backend.egrid.db.get_wire("LONG.V0"), + ); + fuzz_one!(ctx, "DRIVE1", "1", [ + (mode "TBUF"), + (special TileKV::IntPip(wf, wt)) + ], [ + (attr_diff "TBUFATTR", "WORAND", "TBUF"), + (special TileFuzzKV::NodeMutexExclusive(wt)), + (special TileFuzzKV::NodeMutexExclusive(wf)) + ]); + } else { + fuzz_one!(ctx, "DRIVE1", "1", [ + (mode "TBUF") + ], [ + (attr_diff "TBUFATTR", "WORAND", "TBUF") + ]); + } + } + } + if tile.starts_with("IO") { + for idx in 0..2 { + let bel = BelId::from_idx(idx); + session.add_fuzzer(Box::new(TileFuzzerGen { + node: node_kind, + bits: bits.clone(), + feature: FeatureId { + tile: tile.to_string(), + bel: "INT".to_string(), + attr: format!("MUX.IMUX.IOB{idx}.TS"), + val: "GND".to_string(), + }, + base: vec![ + TileKV::Bel(bel, BelKV::Mode("IOB".into())), + TileKV::Bel(bel, BelKV::Attr("OUTMUX".into(), "O".into())), + ], + fuzz: vec![TileFuzzKV::Bel( + bel, + BelFuzzKV::AttrDiff("TRI".into(), "T".into(), "".into()), + )], + extras: vec![], + })); + } + } + if tile.starts_with("LLV.") { + let ctx = FuzzCtx::new(session, backend, tile, "CLKH", bits.clone()); + if edev.grid.kind == GridKind::SpartanXl { + for opin in ["O0", "O1", "O2", "O3"] { + for ipin in [ + "I.LL.H", "I.LL.V", "I.UL.H", "I.UL.V", "I.LR.H", "I.LR.V", "I.UR.H", + "I.UR.V", + ] { + fuzz_one!(ctx, format!("MUX.{opin}"), ipin, [ + (mutex format!("MUX.{opin}"), ipin), + (mutex format!("OUT.{ipin}"), opin) + ], [ + (pip (pin ipin), (pin opin)) + ]); + } + } + } else { + for (opin, ipin_p) in [ + ("O0", "I.UL.V"), + ("O1", "I.LL.H"), + ("O2", "I.LR.V"), + ("O3", "I.UR.H"), + ] { + for ipin in [ipin_p, "I.LL.V", "I.UL.H", "I.LR.H", "I.UR.V"] { + fuzz_one!(ctx, format!("MUX.{opin}"), ipin, [ + (mutex format!("MUX.{opin}"), ipin), + (mutex format!("OUT.{ipin}"), opin) + ], [ + (pip (pin ipin), (pin opin)) + ]); + } + } + } + } + if tile.starts_with("CNR") { + if matches!( + edev.grid.kind, + GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + for (rtile, opt, bel, out, inp) in [ + ( + "CNR.TL", + "GCLK1", + "BUFGLS.V", + "IMUX.BUFG.V", + "OUT.IOB.CLKIN.N", + ), + ( + "CNR.BL", + "GCLK2", + "BUFGLS.V", + "IMUX.BUFG.V", + "OUT.IOB.CLKIN.S", + ), + ( + "CNR.BL", + "GCLK3", + "BUFGLS.H", + "IMUX.BUFG.H", + "OUT.IOB.CLKIN.W", + ), + ( + "CNR.BR", + "GCLK4", + "BUFGLS.H", + "IMUX.BUFG.H", + "OUT.IOB.CLKIN.E", + ), + ( + "CNR.BR", + "GCLK5", + "BUFGLS.V", + "IMUX.BUFG.V", + "OUT.IOB.CLKIN.S", + ), + ( + "CNR.TR", + "GCLK6", + "BUFGLS.V", + "IMUX.BUFG.V", + "OUT.IOB.CLKIN.N", + ), + ( + "CNR.TR", + "GCLK7", + "BUFGLS.H", + "IMUX.BUFG.H", + "OUT.IOB.CLKIN.E", + ), + ( + "CNR.TL", + "GCLK8", + "BUFGLS.H", + "IMUX.BUFG.H", + "OUT.IOB.CLKIN.W", + ), + ] { + if rtile != tile { + continue; + } + let ctx = FuzzCtx::new(session, backend, tile, bel, bits.clone()); + let wt = (NodeTileId::from_idx(0), backend.egrid.db.get_wire(out)); + let wf = (NodeTileId::from_idx(0), backend.egrid.db.get_wire(inp)); + + fuzz_one!(ctx, "ALT_PAD", "1", [ + (special TileKV::IntPip(wf, wt)) + ], [ + (global_opt opt, "ALTPAD"), + (special TileFuzzKV::NodeMutexExclusive(wt)), + (special TileFuzzKV::NodeMutexExclusive(wf)) + ]); + fuzz_one!(ctx, "CLK_EN", "1", [ + (special TileKV::IntPip(wf, wt)) + ], [ + (global_opt opt, "CLKEN"), + (special TileFuzzKV::NodeMutexExclusive(wt)), + (special TileFuzzKV::NodeMutexExclusive(wf)) + ]); + } + } + if edev.grid.kind != GridKind::SpartanXl { + for hv in ['H', 'V'] { + for i in 0..4 { + let ctx = FuzzCtx::new( + session, + backend, + tile, + format!("PULLUP.DEC.{hv}{i}"), + bits.clone(), + ); + fuzz_one!(ctx, "ENABLE", "1", [], [ + (pip (pin "O"), (pin_far "O")) + ]); + } + } + } + } + if tile.starts_with("IO.L") || tile.starts_with("IO.R") { + for i in 0..2 { + let ctx = FuzzCtx::new( + session, + backend, + tile, + format!("PULLUP.TBUF{i}"), + bits.clone(), + ); + fuzz_one!(ctx, "ENABLE", "1", [], [ + (pip (pin "O"), (pin_far "O")) + ]); + } + } + if matches!( + &tile[..], + "LLHC.CLB" | "LLHC.CLB.B" | "LLHQ.CLB" | "LLHQ.CLB.B" | "LLHQ.CLB.T" + ) { + for lr in ['L', 'R'] { + for i in 0..2 { + let ctx = FuzzCtx::new( + session, + backend, + tile, + format!("PULLUP.TBUF{i}.{lr}"), + bits.clone(), + ); + fuzz_one!(ctx, "ENABLE", "1", [], [ + (pip (pin "O"), (pin_far "O")) + ]); + } + } + } + if edev.grid.kind != GridKind::Xc4000E + && matches!( + &tile[..], + "LLHC.CLB" | "LLHC.CLB.B" | "LLH.CLB" | "LLH.CLB.B" + ) + { + for bel in ["TBUF_SPLITTER0", "TBUF_SPLITTER1"] { + let ctx = FuzzCtx::new(session, backend, tile, bel, bits.clone()); + for (val, dir, buf) in [ + ("W", Dir::W, false), + ("E", Dir::E, false), + ("W.BUF", Dir::W, true), + ("E.BUF", Dir::E, true), + ] { + fuzz_one!(ctx, "BUF", val, [ + (bel_special BelKV::Xc4000TbufSplitter(dir, buf)) + ], []); + } + } + } + if edev.grid.kind != GridKind::SpartanXl { + if matches!(&tile[..], "LLVC.IO.L" | "LLVC.IO.R") { + for bt in ['B', 'T'] { + for i in 0..4 { + let ctx = FuzzCtx::new( + session, + backend, + tile, + format!("PULLUP.DEC.{bt}{i}"), + bits.clone(), + ); + fuzz_one!(ctx, "ENABLE", "1", [], [ + (pip (pin "O"), (pin_far "O")) + ]); + } + } + } + if matches!(&tile[..], "LLHC.IO.B" | "LLHC.IO.T") { + for lr in ['L', 'R'] { + for i in 0..4 { + let ctx = FuzzCtx::new( + session, + backend, + tile, + format!("PULLUP.DEC.{lr}{i}"), + bits.clone(), + ); + fuzz_one!(ctx, "ENABLE", "1", [], [ + (pip (pin "O"), (pin_far "O")) + ]); + } + } + } + if tile.starts_with("IO") { + for i in 0..3 { + let ctx = FuzzCtx::new(session, backend, tile, format!("DEC{i}"), bits.clone()); + for j in 1..=4 { + for val in ["I", "NOT"] { + fuzz_one!(ctx, format!("O{j}MUX"), val, [ + (mode "DECODER"), + (pin format!("O{j}")), + (pin "I") + ], [ + (attr format!("O{j}MUX"), val), + (pip (pin format!("O{j}")), (pin_far format!("O{j}"))) + ]); + } + } + } + } + } + } +} + +pub fn collect_fuzzers(ctx: &mut CollectorCtx) { + let ExpandedDevice::Xc4000(ref edev) = ctx.edev else { + unreachable!() + }; + let kind = edev.grid.kind; + let egrid = ctx.edev.egrid(); + let intdb = egrid.db; + for (node_kind, tile, node) in &intdb.nodes { + if node.muxes.is_empty() { + continue; + } + if egrid.node_index[node_kind].is_empty() { + continue; + } + let mut mux_diffs: BTreeMap> = BTreeMap::new(); + let mut obuf_diffs: BTreeMap> = BTreeMap::new(); + for (&wire_to, mux) in &node.muxes { + let out_name = intdb.wires.key(wire_to.1); + let mux_name = if tile.starts_with("LL") { + format!("MUX.{wtt}.{out_name}", wtt = wire_to.0) + } else { + format!("MUX.{out_name}") + }; + + if out_name.starts_with("QBUF") { + let wire_mid = wire_to; + for &wire_to in &mux.ins { + let wtname = format!("{}.{}", wire_to.0, intdb.wires.key(wire_to.1)); + let mut diffs = vec![]; + for &wire_from in &mux.ins { + if wire_to == wire_from { + continue; + } + let wfname = format!("{}.{}", wire_from.0, intdb.wires.key(wire_from.1)); + let diff = ctx.state.get_diff( + tile, + "INT", + format!("DMUX.{out_name}"), + format!("{wtname}.{wfname}"), + ); + diffs.push((wire_from, diff.clone())); + } + let mut odiff = diffs[0].1.clone(); + for (_, diff) in &diffs { + odiff.bits.retain(|bit, _| diff.bits.contains_key(bit)); + } + for (_, diff) in &mut diffs { + *diff = diff.combine(&!&odiff); + } + mux_diffs + .entry(wire_to) + .or_default() + .insert(wire_mid, odiff); + for (wire_from, diff) in diffs { + match mux_diffs.entry(wire_mid).or_default().entry(wire_from) { + btree_map::Entry::Vacant(entry) => { + entry.insert(diff); + } + btree_map::Entry::Occupied(entry) => { + assert_eq!(*entry.get(), diff); + } + } + } + } + continue; + } + if out_name.ends_with("EXCL") { + for &wire_to in &mux.ins { + let wtname = format!("{}.{}", wire_to.0, intdb.wires.key(wire_to.1)); + if wtname.contains("CLK") { + continue; + } + for &wire_from in &mux.ins { + if wire_to == wire_from { + continue; + } + let wfname = format!("{}.{}", wire_from.0, intdb.wires.key(wire_from.1)); + let diff = ctx.state.get_diff( + tile, + "INT", + format!("DMUX.{out_name}"), + format!("{wtname}.{wfname}"), + ); + if diff.bits.is_empty() { + assert!(wfname.contains("CLK")); + continue; + } + mux_diffs + .entry(wire_to) + .or_default() + .insert(wire_from, diff); + } + } + continue; + } + if !out_name.starts_with("IMUX") + && !out_name.starts_with("VCLK") + && !out_name.starts_with("ECLK") + && !out_name.starts_with("GCLK") + && !out_name.starts_with("IO.DBUF") + { + for &wire_from in &mux.ins { + let wfname = intdb.wires.key(wire_from.1); + if wfname.starts_with("QBUF") || wfname.ends_with("EXCL") { + continue; + } + let in_name = format!("{}.{}", wire_from.0, wfname); + let diff = ctx.state.get_diff(tile, "INT", &mux_name, &in_name); + if out_name.contains("OCTAL") + && wfname.contains("OCTAL") + && tile.starts_with("IO") + && edev.grid.kind == GridKind::Xc4000Xv + { + obuf_diffs + .entry(wire_to) + .or_default() + .insert(wire_from, diff); + } else { + if diff.bits.is_empty() { + if wfname == "GND" { + continue; + } + if wfname.starts_with("OUT.BUFGE") && out_name.starts_with("BUFGE") { + continue; + } + panic!("weird lack of bits: {tile} {out_name} {wfname}"); + } + mux_diffs + .entry(wire_to) + .or_default() + .insert(wire_from, diff); + } + } + continue; + } + if kind == GridKind::SpartanXl { + if out_name == "IMUX.CLB.C2" && matches!(&tile[..], "CLB.T" | "CLB.LT" | "CLB.RT") { + continue; + } + if out_name == "IMUX.CLB.C3" && matches!(&tile[..], "CLB.L" | "CLB.LB" | "CLB.LT") { + continue; + } + } + let mut inps = vec![]; + let mut got_empty = false; + for &wire_from in &mux.ins { + let in_name = format!("{}.{}", wire_from.0, intdb.wires.key(wire_from.1)); + let diff = ctx.state.get_diff(tile, "INT", &mux_name, &in_name); + if diff.bits.is_empty() { + got_empty = true; + } + inps.push((in_name.to_string(), diff)); + } + if tile.starts_with("CLB") && out_name == "IMUX.CLB.F4" { + let diff = ctx.state.get_diff(tile, "INT", &mux_name, "CIN"); + inps.push(("CIN".to_string(), diff)); + } + if (tile.starts_with("IO.B") + || matches!( + &tile[..], + "CLB" | "CLB.L" | "CLB.R" | "CLB.B" | "CLB.LB" | "CLB.RB" + )) + && out_name == "IMUX.CLB.G2" + { + let diff = ctx.state.get_diff(tile, "INT", &mux_name, "COUT0"); + inps.push(("COUT0".to_string(), diff)); + } + if (tile.starts_with("IO.R") + || matches!( + &tile[..], + "CLB" | "CLB.B" | "CLB.T" | "CLB.R" | "CLB.RB" | "CLB.RT" + )) + && out_name == "IMUX.CLB.G3" + { + let diff = ctx.state.get_diff(tile, "INT", &mux_name, "CIN"); + inps.push(("CIN".to_string(), diff)); + } + if out_name == "IMUX.IOB0.TS" || out_name == "IMUX.IOB1.TS" { + let diff = ctx.state.get_diff(tile, "INT", &mux_name, "GND"); + inps.push(("GND".to_string(), diff)); + // ... I fucking can't with this fpga; look, let's just... not think about it + got_empty = true; + } + if out_name == "IMUX.TBUF0.TS" || out_name == "IMUX.TBUF1.TS" { + let diff = ctx.state.get_diff(tile, "INT", &mux_name, "GND"); + inps.push(("GND".to_string(), diff)); + + let bel = if out_name == "IMUX.TBUF0.TS" { + "TBUF0" + } else { + "TBUF1" + }; + let drive1 = ctx.extract_bit_wide(tile, bel, "DRIVE1", "1"); + if drive1.bits.len() == 2 { + for (_, diff) in &mut inps { + diff.apply_bitvec_diff_int(&drive1, 0, 3); + } + } else { + assert_eq!(drive1.bits.len(), 1); + for (_, diff) in &mut inps { + diff.apply_bit_diff(&drive1, false, true); + } + } + ctx.tiledb.insert(tile, bel, "DRIVE1", drive1); + + inps.push(("VCC".to_string(), Diff::default())); + assert!(!got_empty); + got_empty = true; + } + if out_name == "IMUX.TBUF0.I" + || out_name == "IMUX.TBUF1.I" + || ((out_name == "IMUX.IOB0.CE" || out_name == "IMUX.IOB1.CE") + && tile.starts_with("IO")) + { + assert!(!got_empty); + inps.push(("GND".to_string(), Diff::default())); + got_empty = true; + } + + for (rtile, rwire, rbel, rattr) in [ + ("CNR.BL", "IMUX.IOB1.IK", "MD1", "ENABLE.T"), + ("CNR.BL", "IMUX.IOB1.CE", "MD1", "ENABLE.O"), + ("CNR.BL", "IMUX.RDBK.TRIG", "RDBK", "ENABLE"), + ("CNR.BR", "IMUX.STARTUP.GTS", "STARTUP", "ENABLE.GTS"), + ("CNR.BR", "IMUX.STARTUP.GSR", "STARTUP", "ENABLE.GSR"), + ("CNR.TR", "IMUX.TDO.T", "TDO", "ENABLE.T"), + ("CNR.TR", "IMUX.TDO.O", "TDO", "ENABLE.O"), + ] { + if tile == rtile && out_name == rwire { + let mut common = inps[0].1.clone(); + for (_, diff) in &inps { + common.bits.retain(|bit, _| diff.bits.contains_key(bit)); + } + assert_eq!(common.bits.len(), 1); + for (_, diff) in &mut inps { + *diff = diff.combine(&!&common); + if diff.bits.is_empty() { + got_empty = true; + } + } + assert!(got_empty); + ctx.tiledb.insert(tile, rbel, rattr, xlat_bit(common)); + } + } + + if edev.grid.kind == GridKind::Xc4000E { + let iob_mux_off_d = if tile.starts_with("IO.R") && out_name == "IMUX.CLB.G1" { + Some(("IO.R", "IOB0")) + } else if tile.starts_with("IO.R") && out_name == "IMUX.CLB.F1" { + Some(("IO.R", "IOB1")) + } else if tile.starts_with("IO.B") && out_name == "IMUX.CLB.F4" { + Some(("IO.B", "IOB0")) + } else if tile.starts_with("IO.B") && out_name == "IMUX.CLB.G4" { + Some(("IO.B", "IOB1")) + } else if tile.starts_with("CLB.L") && out_name == "IMUX.CLB.G3" { + Some(("IO.L", "IOB0")) + } else if tile.starts_with("CLB.L") && out_name == "IMUX.CLB.F3" { + Some(("IO.L", "IOB1")) + } else if matches!(&tile[..], "CLB.LT" | "CLB.T" | "CLB.RT") + && out_name == "IMUX.CLB.F2" + { + Some(("IO.T", "IOB0")) + } else if matches!(&tile[..], "CLB.LT" | "CLB.T" | "CLB.RT") + && out_name == "IMUX.CLB.G2" + { + Some(("IO.T", "IOB1")) + } else { + None + }; + if let Some((filter, bel)) = iob_mux_off_d { + let mut common = inps[0].1.clone(); + for (_, diff) in &inps { + common.bits.retain(|bit, _| diff.bits.contains_key(bit)); + } + assert_eq!(common.bits.len(), 1); + for (_, diff) in &mut inps { + *diff = diff.combine(&!&common); + if diff.bits.is_empty() { + got_empty = true; + } + } + assert!(got_empty); + if tile.starts_with("CLB") { + let (mut bit, val) = common.bits.into_iter().next().unwrap(); + assert_ne!(bit.tile, 0); + bit.tile = 0; + let common = Diff { + bits: [(bit, val)].into_iter().collect(), + }; + for iotile in intdb.nodes.keys() { + if iotile.starts_with(filter) { + ctx.tiledb.insert( + iotile, + bel, + "MUX.OFF_D", + xlat_enum(vec![("CE", Diff::default()), ("O", common.clone())]), + ); + } + } + } else { + assert!(tile.starts_with(filter)); + ctx.tiledb.insert( + tile, + bel, + "MUX.OFF_D", + xlat_enum(vec![("CE", Diff::default()), ("O", common)]), + ); + } + } + } + + if !got_empty { + inps.push(("NONE".to_string(), Diff::default())); + } + let item = xlat_enum_ocd(inps, OcdMode::Mux); + if kind == GridKind::SpartanXl && out_name == "IMUX.BOT.COUT" { + assert_eq!(mux.ins.len(), 1); + assert!(item.bits.is_empty()); + continue; + } + if item.bits.is_empty() { + println!("UMMM MUX {tile} {mux_name} is empty"); + } + ctx.tiledb.insert(tile, "INT", mux_name, item); + } + + for (wire_to, ins) in obuf_diffs { + let out_name = edev.egrid.db.wires.key(wire_to.1); + let mut odiff = ins.iter().next().unwrap().1.clone(); + for diff in ins.values() { + odiff.bits.retain(|bit, _| diff.bits.contains_key(bit)); + } + for (wire_from, diff) in ins { + let wfname = edev.egrid.db.wires.key(wire_from.1); + let in_name = format!("{}.{}", wire_from.0, wfname); + let diff = diff.combine(&!&odiff); + ctx.tiledb + .insert(tile, "INT", format!("BUF.OBUF.{in_name}"), xlat_bit(diff)); + } + ctx.tiledb.insert( + tile, + "INT", + format!("BUF.{out_name}.0.OBUF"), + xlat_bit(odiff), + ); + } + + let mut handled = HashSet::new(); + for (&wire_to, ins) in &mux_diffs { + let wtname = edev.egrid.db.wires.key(wire_to.1); + for (&wire_from, diff) in ins { + if handled.contains(&(wire_to, wire_from)) { + continue; + } + let wfname = edev.egrid.db.wires.key(wire_from.1); + if let Some(oins) = mux_diffs.get(&wire_from) { + if let Some(odiff) = oins.get(&wire_to) { + if odiff == diff { + assert_eq!(diff.bits.len(), 1); + handled.insert((wire_to, wire_from)); + handled.insert((wire_from, wire_to)); + let diff = diff.clone(); + let name = if tile.starts_with("LL") { + format!( + "BIPASS.{}.{}.{}.{}", + wire_to.0, wtname, wire_from.0, wfname + ) + } else { + assert_eq!(wire_to.0.to_idx(), 0); + assert_eq!(wire_from.0.to_idx(), 0); + format!("BIPASS.{}.{}", wtname, wfname) + }; + ctx.tiledb.insert(tile, "INT", name, xlat_bit(diff)); + continue; + } + } + } + if diff.bits.len() != 1 { + continue; + } + let bit = *diff.bits.iter().next().unwrap().0; + let mut unique = true; + for (&owf, odiff) in ins { + if owf != wire_from && odiff.bits.contains_key(&bit) { + unique = false; + } + } + if !unique { + continue; + } + handled.insert((wire_to, wire_from)); + let diff = diff.clone(); + let oname = if tile.starts_with("LL") { + format!("{}.{}", wire_to.0, wtname) + } else { + wtname.to_string() + }; + let iname = format!("{}.{}", wire_from.0, wfname); + if wtname.starts_with("SINGLE") + || wtname.starts_with("DOUBLE") + || wtname.starts_with("QUAD") + || wtname.starts_with("IO.DOUBLE") + { + ctx.tiledb + .insert(tile, "INT", format!("PASS.{oname}.{iname}"), xlat_bit(diff)); + } else if wtname.starts_with("LONG") + || wtname.starts_with("OCTAL") + || wtname.starts_with("IO.OCTAL") + { + ctx.tiledb + .insert(tile, "INT", format!("BUF.{oname}.{iname}"), xlat_bit(diff)); + } else { + println!("MEOW {tile} {oname} {iname}"); + } + } + } + + for (wire_to, ins) in mux_diffs { + let out_name = edev.egrid.db.wires.key(wire_to.1); + let mux_name = if tile.starts_with("LL") { + format!("MUX.{wtt}.{out_name}", wtt = wire_to.0) + } else { + format!("MUX.{out_name}") + }; + let mut in_diffs = vec![]; + let mut got_empty = false; + for (wire_from, diff) in ins { + if handled.contains(&(wire_to, wire_from)) { + continue; + } + let wfname = edev.egrid.db.wires.key(wire_from.1); + let in_name = format!("{}.{}", wire_from.0, wfname); + if diff.bits.is_empty() { + got_empty = true; + } + in_diffs.push((in_name, diff)); + } + if in_diffs.is_empty() { + continue; + } + if !got_empty { + in_diffs.push(("NONE".to_string(), Diff::default())); + } + ctx.tiledb + .insert(tile, "INT", mux_name, xlat_enum_ocd(in_diffs, OcdMode::Mux)); + } + if tile.starts_with("IO.L") || tile.starts_with("IO.R") { + for i in 0..2 { + let bel = &format!("PULLUP.TBUF{i}"); + ctx.collect_bit(tile, bel, "ENABLE", "1"); + } + } + if edev.grid.kind != GridKind::Xc4000E + && matches!( + &tile[..], + "LLHC.CLB" | "LLHC.CLB.B" | "LLH.CLB" | "LLH.CLB.B" + ) + { + for bel in ["TBUF_SPLITTER0", "TBUF_SPLITTER1"] { + let item = ctx.extract_bit(tile, bel, "BUF", "W"); + ctx.tiledb.insert(tile, bel, "PASS", item); + let item = ctx.extract_bit(tile, bel, "BUF", "E"); + ctx.tiledb.insert(tile, bel, "PASS", item); + let item = ctx.extract_bit(tile, bel, "BUF", "W.BUF"); + ctx.tiledb.insert(tile, bel, "BUF_W", item); + let item = ctx.extract_bit(tile, bel, "BUF", "E.BUF"); + ctx.tiledb.insert(tile, bel, "BUF_E", item); + } + } + if matches!( + &tile[..], + "LLHC.CLB" | "LLHC.CLB.B" | "LLHQ.CLB" | "LLHQ.CLB.B" | "LLHQ.CLB.T" + ) { + for lr in ['L', 'R'] { + for i in 0..2 { + let bel = &format!("PULLUP.TBUF{i}.{lr}"); + ctx.collect_bit(tile, bel, "ENABLE", "1"); + } + } + } + if tile.starts_with("LLV.") { + let bel = "CLKH"; + if edev.grid.kind == GridKind::SpartanXl { + for ipin in [ + "I.LL.H", "I.LL.V", "I.UL.H", "I.UL.V", "I.LR.H", "I.LR.V", "I.UR.H", "I.UR.V", + ] { + let (_, _, diff) = Diff::split( + ctx.state.peek_diff(tile, bel, "MUX.O0", ipin).clone(), + ctx.state.peek_diff(tile, bel, "MUX.O1", ipin).clone(), + ); + ctx.tiledb + .insert(tile, bel, format!("ENABLE.{ipin}"), xlat_bit(diff)); + } + for opin in ["O0", "O1", "O2", "O3"] { + let mut diffs = vec![("NONE", Diff::default())]; + for ipin in [ + "I.LL.H", "I.LL.V", "I.UL.H", "I.UL.V", "I.LR.H", "I.LR.V", "I.UR.H", + "I.UR.V", + ] { + let mut diff = ctx.state.get_diff(tile, bel, format!("MUX.{opin}"), ipin); + diff.apply_bit_diff( + ctx.tiledb.item(tile, bel, &format!("ENABLE.{ipin}")), + true, + false, + ); + diffs.push((ipin, diff)); + } + ctx.tiledb + .insert(tile, bel, format!("MUX.{opin}"), xlat_enum(diffs)); + } + } else { + for (opin, ipin_p) in [ + ("O0", "I.UL.V"), + ("O1", "I.LL.H"), + ("O2", "I.LR.V"), + ("O3", "I.UR.H"), + ] { + ctx.collect_enum_default( + tile, + bel, + &format!("MUX.{opin}"), + &[ipin_p, "I.LL.V", "I.UL.H", "I.LR.H", "I.UR.V"], + "NONE", + ); + } + } + } + if tile.starts_with("CNR") { + if matches!( + edev.grid.kind, + GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + for hv in ['H', 'V'] { + for attr in ["CLK_EN", "ALT_PAD"] { + let item = ctx.extract_bit(tile, &format!("BUFGLS.{hv}"), attr, "1"); + let bel = if edev.grid.kind == GridKind::SpartanXl { + format!("BUFGLS.{hv}") + } else { + format!("BUFG.{hv}") + }; + ctx.tiledb.insert(tile, bel, attr, item); + } + } + } + if edev.grid.kind != GridKind::SpartanXl { + for hv in ['H', 'V'] { + for i in 0..4 { + let bel = &format!("PULLUP.DEC.{hv}{i}"); + ctx.collect_bit(tile, bel, "ENABLE", "1"); + } + } + } + } + if edev.grid.kind != GridKind::SpartanXl { + if matches!(&tile[..], "LLVC.IO.L" | "LLVC.IO.R") { + for bt in ['B', 'T'] { + for i in 0..4 { + let bel = &format!("PULLUP.DEC.{bt}{i}"); + ctx.collect_bit(tile, bel, "ENABLE", "1"); + } + } + } + if matches!(&tile[..], "LLHC.IO.B" | "LLHC.IO.T") { + for lr in ['L', 'R'] { + for i in 0..4 { + let bel = &format!("PULLUP.DEC.{lr}{i}"); + ctx.collect_bit(tile, bel, "ENABLE", "1"); + } + } + } + if tile.starts_with("IO") { + for i in 0..3 { + let bel = &format!("DEC{i}"); + for j in 1..=4 { + let item = ctx.extract_bit(tile, bel, &format!("O{j}MUX"), "I"); + ctx.tiledb.insert(tile, bel, format!("O{j}_P"), item); + let item = ctx.extract_bit(tile, bel, &format!("O{j}MUX"), "NOT"); + ctx.tiledb.insert(tile, bel, format!("O{j}_N"), item); + } + } + } + } + } +} diff --git a/prjcombine_ise_hammer/src/int/xc5200.rs b/prjcombine_ise_hammer/src/int/xc5200.rs index e5dfaa09..927d5938 100644 --- a/prjcombine_ise_hammer/src/int/xc5200.rs +++ b/prjcombine_ise_hammer/src/int/xc5200.rs @@ -1,8 +1,9 @@ use prjcombine_hammer::Session; use prjcombine_int::db::WireKind; +use prjcombine_types::TileBit; use crate::{ - backend::{FeatureBit, FeatureId, IseBackend}, + backend::{FeatureId, IseBackend}, diff::{xlat_bit, xlat_enum_ocd, CollectorCtx, Diff, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits, TileFuzzKV, TileFuzzerGen, TileKV}, }; @@ -180,21 +181,28 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { match (&tile[..], &out_name[..], &in_name[..]) { ("CNR.BR", "LONG.V0", "OUT.STARTUP.DONEIN") => { assert_eq!(diff.bits.len(), 2); - assert_eq!(diff.bits.remove(&FeatureBit::new(0, 6, 20)), Some(false)); + assert_eq!(diff.bits.remove(&TileBit::new(0, 6, 20)), Some(false)); } ("CNR.BR", "LONG.V1", "OUT.STARTUP.DONEIN") => { assert_eq!(diff.bits.len(), 0); - diff.bits.insert(FeatureBit::new(0, 6, 20), false); + diff.bits.insert(TileBit::new(0, 6, 20), false); } _ => (), } let item = xlat_bit(diff); - let name = - if intdb.wires[wire_from.1] != WireKind::MuxOut && wire_from < wire_to { - format!("PASS.{in_name}.{out_name}") - } else { - format!("PASS.{out_name}.{in_name}") - }; + let mut is_bidi = false; + if let Some(omux) = node.muxes.get(&wire_from) { + if omux.ins.contains(&wire_to) { + is_bidi = true; + } + } + let name = if !is_bidi { + format!("PASS.{out_name}.{in_name}") + } else if wire_from < wire_to { + format!("BIPASS.{in_name}.{out_name}") + } else { + format!("BIPASS.{out_name}.{in_name}") + }; ctx.tiledb.insert(tile, "INT", name, item); } } else { diff --git a/prjcombine_ise_hammer/src/io.rs b/prjcombine_ise_hammer/src/io.rs index b1d9d9fd..829e0970 100644 --- a/prjcombine_ise_hammer/src/io.rs +++ b/prjcombine_ise_hammer/src/io.rs @@ -7,4 +7,5 @@ pub mod virtex4; pub mod virtex5; pub mod virtex6; pub mod virtex7; +pub mod xc4000; pub mod xc5200; diff --git a/prjcombine_ise_hammer/src/io/fpgacore.rs b/prjcombine_ise_hammer/src/io/fpgacore.rs index d3c2d7fd..62cca08e 100644 --- a/prjcombine_ise_hammer/src/io/fpgacore.rs +++ b/prjcombine_ise_hammer/src/io/fpgacore.rs @@ -1,9 +1,9 @@ use prjcombine_hammer::Session; use prjcombine_int::db::Dir; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bit_wide, xlat_bool, CollectorCtx, Diff}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -208,7 +208,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "READBACK_I", - TileItem::from_bit(FeatureBit::new(0, 3, [0, 31, 32, 63][i]), false), + TileItem::from_bit(TileBit::new(0, 3, [0, 31, 32, 63][i]), false), ); for tile in ["IOBS.FC.B", "IOBS.FC.T", "IOBS.FC.L", "IOBS.FC.R"] { ctx.collect_bit(tile, bel, "ENABLE", "1"); diff --git a/prjcombine_ise_hammer/src/io/spartan6.rs b/prjcombine_ise_hammer/src/io/spartan6.rs index 35b8839b..78013d7d 100644 --- a/prjcombine_ise_hammer/src/io/spartan6.rs +++ b/prjcombine_ise_hammer/src/io/spartan6.rs @@ -1,12 +1,12 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::{BelId, Dir}; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend, Key, Value}, + backend::{IseBackend, Key, Value}, diff::{ extract_bitvec_val, extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode, @@ -1495,7 +1495,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { for (&k, &v) in &diff.bits { diff2 .bits - .insert(FeatureBit::new(k.tile, k.frame, k.bit ^ 1), v); + .insert(TileBit::new(k.tile, k.frame, k.bit ^ 1), v); } ctx.tiledb.insert( tile, @@ -1739,7 +1739,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { for (&k, &v) in &diff.bits { diff2 .bits - .insert(FeatureBit::new(k.tile, k.frame, k.bit ^ 1), v); + .insert(TileBit::new(k.tile, k.frame, k.bit ^ 1), v); } ctx.tiledb.insert( tile, @@ -2049,14 +2049,14 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "CAL_DELAY_MAX", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 28, [63, 0][i]), - FeatureBit::new(0, 28, [62, 1][i]), - FeatureBit::new(0, 28, [61, 2][i]), - FeatureBit::new(0, 28, [60, 3][i]), - FeatureBit::new(0, 28, [59, 4][i]), - FeatureBit::new(0, 28, [58, 5][i]), - FeatureBit::new(0, 28, [57, 6][i]), - FeatureBit::new(0, 28, [56, 7][i]), + TileBit::new(0, 28, [63, 0][i]), + TileBit::new(0, 28, [62, 1][i]), + TileBit::new(0, 28, [61, 2][i]), + TileBit::new(0, 28, [60, 3][i]), + TileBit::new(0, 28, [59, 4][i]), + TileBit::new(0, 28, [58, 5][i]), + TileBit::new(0, 28, [57, 6][i]), + TileBit::new(0, 28, [56, 7][i]), ], false, ), @@ -2067,38 +2067,38 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "DRP_ADDR", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 28, [39, 24][i]), - FeatureBit::new(0, 28, [38, 25][i]), - FeatureBit::new(0, 28, [37, 26][i]), - FeatureBit::new(0, 28, [36, 27][i]), - FeatureBit::new(0, 28, [32, 31][i]), + TileBit::new(0, 28, [39, 24][i]), + TileBit::new(0, 28, [38, 25][i]), + TileBit::new(0, 28, [37, 26][i]), + TileBit::new(0, 28, [36, 27][i]), + TileBit::new(0, 28, [32, 31][i]), ], false, ), ); let drp06 = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 28, [45, 18][i]), - FeatureBit::new(0, 28, [47, 16][i]), - FeatureBit::new(0, 28, [50, 13][i]), - FeatureBit::new(0, 28, [53, 10][i]), - FeatureBit::new(0, 28, [55, 8][i]), - FeatureBit::new(0, 28, [49, 14][i]), - FeatureBit::new(0, 28, [41, 22][i]), - FeatureBit::new(0, 28, [43, 20][i]), + TileBit::new(0, 28, [45, 18][i]), + TileBit::new(0, 28, [47, 16][i]), + TileBit::new(0, 28, [50, 13][i]), + TileBit::new(0, 28, [53, 10][i]), + TileBit::new(0, 28, [55, 8][i]), + TileBit::new(0, 28, [49, 14][i]), + TileBit::new(0, 28, [41, 22][i]), + TileBit::new(0, 28, [43, 20][i]), ], false, ); let drp07 = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 28, [44, 19][i]), - FeatureBit::new(0, 28, [46, 17][i]), - FeatureBit::new(0, 28, [51, 12][i]), - FeatureBit::new(0, 28, [52, 11][i]), - FeatureBit::new(0, 28, [54, 9][i]), - FeatureBit::new(0, 28, [48, 15][i]), - FeatureBit::new(0, 28, [40, 23][i]), - FeatureBit::new(0, 28, [42, 21][i]), + TileBit::new(0, 28, [44, 19][i]), + TileBit::new(0, 28, [46, 17][i]), + TileBit::new(0, 28, [51, 12][i]), + TileBit::new(0, 28, [52, 11][i]), + TileBit::new(0, 28, [54, 9][i]), + TileBit::new(0, 28, [48, 15][i]), + TileBit::new(0, 28, [40, 23][i]), + TileBit::new(0, 28, [42, 21][i]), ], false, ); @@ -2448,15 +2448,13 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { .get_diff(tile, bel, "BYPASS_MUX", "I") .assert_empty(); - let pdrive_bits: Vec<_> = (0..6).map(|j| FeatureBit::new(0, 0, i * 64 + j)).collect(); - let pterm_bits: Vec<_> = (0..6) - .map(|j| FeatureBit::new(0, 0, i * 64 + 8 + j)) - .collect(); + let pdrive_bits: Vec<_> = (0..6).map(|j| TileBit::new(0, 0, i * 64 + j)).collect(); + let pterm_bits: Vec<_> = (0..6).map(|j| TileBit::new(0, 0, i * 64 + 8 + j)).collect(); let ndrive_bits: Vec<_> = (0..7) - .map(|j| FeatureBit::new(0, 0, i * 64 + 16 + j)) + .map(|j| TileBit::new(0, 0, i * 64 + 16 + j)) .collect(); let nterm_bits: Vec<_> = (0..7) - .map(|j| FeatureBit::new(0, 0, i * 64 + 24 + j)) + .map(|j| TileBit::new(0, 0, i * 64 + 24 + j)) .collect(); let pdrive_invert: BitVec = pdrive_bits .iter() @@ -2494,10 +2492,10 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { ctx.tiledb.insert(tile, bel, "NTERM", nterm); present.assert_empty(); let pslew_bits: Vec<_> = (0..4) - .map(|j| FeatureBit::new(0, 0, i * 64 + 32 + j)) + .map(|j| TileBit::new(0, 0, i * 64 + 32 + j)) .collect(); let nslew_bits: Vec<_> = (0..4) - .map(|j| FeatureBit::new(0, 0, i * 64 + 36 + j)) + .map(|j| TileBit::new(0, 0, i * 64 + 36 + j)) .collect(); let pslew_invert = bitvec![0, 0, 1, 0]; let nslew_invert = bitvec![0, 0, 1, 0]; @@ -2983,7 +2981,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "LVDSBIAS_0", TileItem::from_bitvec( - (0..12).map(|i| FeatureBit::new(0, 23, 29 + i)).collect(), + (0..12).map(|i| TileBit::new(0, 23, 29 + i)).collect(), false, ), ); @@ -2992,7 +2990,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "LVDSBIAS_1", TileItem::from_bitvec( - (0..12).map(|i| FeatureBit::new(0, 23, 41 + i)).collect(), + (0..12).map(|i| TileBit::new(0, 23, 41 + i)).collect(), false, ), ); @@ -3013,18 +3011,18 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "LVDSBIAS_0", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 22, 9), - FeatureBit::new(0, 22, 21), - FeatureBit::new(0, 22, 20), - FeatureBit::new(0, 22, 19), - FeatureBit::new(0, 22, 18), - FeatureBit::new(0, 22, 17), - FeatureBit::new(0, 22, 16), - FeatureBit::new(0, 22, 15), - FeatureBit::new(0, 22, 14), - FeatureBit::new(0, 22, 13), - FeatureBit::new(0, 22, 12), - FeatureBit::new(0, 22, 11), + TileBit::new(0, 22, 9), + TileBit::new(0, 22, 21), + TileBit::new(0, 22, 20), + TileBit::new(0, 22, 19), + TileBit::new(0, 22, 18), + TileBit::new(0, 22, 17), + TileBit::new(0, 22, 16), + TileBit::new(0, 22, 15), + TileBit::new(0, 22, 14), + TileBit::new(0, 22, 13), + TileBit::new(0, 22, 12), + TileBit::new(0, 22, 11), ], false, ), @@ -3035,18 +3033,18 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "LVDSBIAS_1", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 22, 10), - FeatureBit::new(0, 22, 27), - FeatureBit::new(0, 22, 26), - FeatureBit::new(0, 22, 25), - FeatureBit::new(0, 22, 24), - FeatureBit::new(0, 22, 23), - FeatureBit::new(0, 22, 22), - FeatureBit::new(0, 22, 32), - FeatureBit::new(0, 22, 31), - FeatureBit::new(0, 22, 30), - FeatureBit::new(0, 22, 29), - FeatureBit::new(0, 22, 28), + TileBit::new(0, 22, 10), + TileBit::new(0, 22, 27), + TileBit::new(0, 22, 26), + TileBit::new(0, 22, 25), + TileBit::new(0, 22, 24), + TileBit::new(0, 22, 23), + TileBit::new(0, 22, 22), + TileBit::new(0, 22, 32), + TileBit::new(0, 22, 31), + TileBit::new(0, 22, 30), + TileBit::new(0, 22, 29), + TileBit::new(0, 22, 28), ], false, ), @@ -3068,42 +3066,12 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { } } for (tile, bank, bit_25, bit_75) in [ - ( - "LL", - 2, - FeatureBit::new(0, 23, 27), - FeatureBit::new(0, 23, 28), - ), - ( - "LL", - 3, - FeatureBit::new(0, 23, 24), - FeatureBit::new(0, 23, 25), - ), - ( - "UL", - 0, - FeatureBit::new(0, 22, 43), - FeatureBit::new(0, 22, 42), - ), - ( - "UL", - 4, - FeatureBit::new(0, 22, 46), - FeatureBit::new(0, 22, 45), - ), - ( - "LR", - 1, - FeatureBit::new(0, 22, 52), - FeatureBit::new(0, 22, 53), - ), - ( - "UR", - 5, - FeatureBit::new(1, 22, 51), - FeatureBit::new(1, 22, 52), - ), + ("LL", 2, TileBit::new(0, 23, 27), TileBit::new(0, 23, 28)), + ("LL", 3, TileBit::new(0, 23, 24), TileBit::new(0, 23, 25)), + ("UL", 0, TileBit::new(0, 22, 43), TileBit::new(0, 22, 42)), + ("UL", 4, TileBit::new(0, 22, 46), TileBit::new(0, 22, 45)), + ("LR", 1, TileBit::new(0, 22, 52), TileBit::new(0, 22, 53)), + ("UR", 5, TileBit::new(1, 22, 51), TileBit::new(1, 22, 52)), ] { let bel = &format!("OCT_CAL{bank}"); let item = TileItem { diff --git a/prjcombine_ise_hammer/src/io/virtex.rs b/prjcombine_ise_hammer/src/io/virtex.rs index 0770cd01..4f3118e0 100644 --- a/prjcombine_ise_hammer/src/io/virtex.rs +++ b/prjcombine_ise_hammer/src/io/virtex.rs @@ -3,13 +3,13 @@ use std::collections::{HashMap, HashSet}; use bitvec::vec::BitVec; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex::grid::{GridKind, IoCoord, TileIobId}; use prjcombine_xilinx_geom::{Bond, Device, ExpandedDevice, GeomDb}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bitvec, xlat_bool, xlat_enum, CollectorCtx, Diff}, fgen::{BelKV, ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -542,7 +542,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { && bit.frame.abs_diff(init_bit.frame) == 1 && bit.bit == init_bit.bit })]); - ctx.tiledb.insert(tile, bel, format!("{iot}FF_SR_SYNC"), item); + ctx.tiledb + .insert(tile, bel, format!("{iot}FF_SR_SYNC"), item); } diff.assert_empty(); let item = ctx.extract_enum_bool(tile, bel, "IFF", "#FF", "#LATCH"); @@ -561,7 +562,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "READBACK_IFF", TileItem::from_bit( - FeatureBit::new( + TileBit::new( 0, match (side, i) { ('R', 1) => 2, @@ -582,7 +583,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "READBACK_OFF", TileItem::from_bit( - FeatureBit::new( + TileBit::new( 0, match (side, i) { ('R', 1) => 8, @@ -603,7 +604,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "READBACK_TFF", TileItem::from_bit( - FeatureBit::new( + TileBit::new( 0, match (side, i) { ('R', 1) => 12, @@ -663,11 +664,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "READBACK_I", TileItem::from_bit( match (side, i) { - ('L' | 'R', 1) => FeatureBit::new(0, 50, 13), - ('L' | 'R', 2) => FeatureBit::new(0, 50, 12), - ('L' | 'R', 3) => FeatureBit::new(0, 50, 2), - ('B' | 'T', 1) => FeatureBit::new(0, 25, 17), - ('B' | 'T', 2) => FeatureBit::new(0, 21, 17), + ('L' | 'R', 1) => TileBit::new(0, 50, 13), + ('L' | 'R', 2) => TileBit::new(0, 50, 12), + ('L' | 'R', 3) => TileBit::new(0, 50, 2), + ('B' | 'T', 1) => TileBit::new(0, 25, 17), + ('B' | 'T', 2) => TileBit::new(0, 21, 17), _ => unreachable!(), }, false, diff --git a/prjcombine_ise_hammer/src/io/virtex2.rs b/prjcombine_ise_hammer/src/io/virtex2.rs index 78489c77..66cbed24 100644 --- a/prjcombine_ise_hammer/src/io/virtex2.rs +++ b/prjcombine_ise_hammer/src/io/virtex2.rs @@ -3,13 +3,13 @@ use std::collections::{hash_map, HashMap, HashSet}; use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex2::grid::{GridKind, IoCoord, TileIobId}; use prjcombine_xilinx_geom::{Bond, Device, ExpandedDevice, GeomDb}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{ enum_ocd_swap_bits, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_enum, xlat_enum_ocd, xlat_item_tile_fwd, CollectorCtx, Diff, OcdMode, @@ -2636,7 +2636,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "MISR_RESET", TileItem { - bits: vec![FeatureBit { + bits: vec![TileBit { tile: 0, frame: 0, bit: [7, 32, 47][bel_id.to_idx()], @@ -2651,16 +2651,16 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { // a while another kind of fuzzer for a handful of bits. let bit = if edev.grid.kind.is_virtex2() { [ - FeatureBit::new(0, 2, 13), - FeatureBit::new(0, 2, 33), - FeatureBit::new(0, 2, 53), - FeatureBit::new(0, 2, 73), + TileBit::new(0, 2, 13), + TileBit::new(0, 2, 33), + TileBit::new(0, 2, 53), + TileBit::new(0, 2, 73), ][bel_id.to_idx()] } else { [ - FeatureBit::new(0, 3, 0), - FeatureBit::new(0, 3, 39), - FeatureBit::new(0, 3, 40), + TileBit::new(0, 3, 0), + TileBit::new(0, 3, 39), + TileBit::new(0, 3, 40), ][bel_id.to_idx()] }; ctx.tiledb diff --git a/prjcombine_ise_hammer/src/io/virtex4.rs b/prjcombine_ise_hammer/src/io/virtex4.rs index dbdc1cc7..40bf19a3 100644 --- a/prjcombine_ise_hammer/src/io/virtex4.rs +++ b/prjcombine_ise_hammer/src/io/virtex4.rs @@ -1,11 +1,11 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{ extract_bitvec_val, extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_bool, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode, @@ -1462,7 +1462,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "READBACK_I", - TileItem::from_bit(FeatureBit::new(0, 21, [47, 32][i]), false), + TileItem::from_bit(TileBit::new(0, 21, [47, 32][i]), false), ); ctx.collect_enum_default_ocd( @@ -1784,31 +1784,31 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let (pslew_bits, nslew_bits) = if i == 0 { ( vec![ - FeatureBit::new(0, 26, 0), - FeatureBit::new(0, 26, 6), - FeatureBit::new(0, 26, 12), - FeatureBit::new(0, 26, 18), + TileBit::new(0, 26, 0), + TileBit::new(0, 26, 6), + TileBit::new(0, 26, 12), + TileBit::new(0, 26, 18), ], vec![ - FeatureBit::new(0, 26, 1), - FeatureBit::new(0, 26, 7), - FeatureBit::new(0, 26, 13), - FeatureBit::new(0, 25, 19), + TileBit::new(0, 26, 1), + TileBit::new(0, 26, 7), + TileBit::new(0, 26, 13), + TileBit::new(0, 25, 19), ], ) } else { ( vec![ - FeatureBit::new(0, 26, 79), - FeatureBit::new(0, 26, 73), - FeatureBit::new(0, 26, 67), - FeatureBit::new(0, 26, 61), + TileBit::new(0, 26, 79), + TileBit::new(0, 26, 73), + TileBit::new(0, 26, 67), + TileBit::new(0, 26, 61), ], vec![ - FeatureBit::new(0, 26, 78), - FeatureBit::new(0, 26, 72), - FeatureBit::new(0, 26, 66), - FeatureBit::new(0, 25, 60), + TileBit::new(0, 26, 78), + TileBit::new(0, 26, 72), + TileBit::new(0, 26, 66), + TileBit::new(0, 25, 60), ], ) }; @@ -2071,16 +2071,16 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let bel = "LVDS"; let item = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 5, 12), - FeatureBit::new(0, 5, 14), - FeatureBit::new(0, 3, 15), - FeatureBit::new(0, 2, 13), - FeatureBit::new(0, 3, 14), - FeatureBit::new(0, 3, 13), - FeatureBit::new(0, 5, 15), - FeatureBit::new(0, 2, 14), - FeatureBit::new(0, 11, 13), - FeatureBit::new(0, 3, 12), + TileBit::new(0, 5, 12), + TileBit::new(0, 5, 14), + TileBit::new(0, 3, 15), + TileBit::new(0, 2, 13), + TileBit::new(0, 3, 14), + TileBit::new(0, 3, 13), + TileBit::new(0, 5, 15), + TileBit::new(0, 2, 14), + TileBit::new(0, 11, 13), + TileBit::new(0, 3, 12), ], false, ); @@ -2112,10 +2112,10 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "PREF", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 15), - FeatureBit::new(0, 1, 14), - FeatureBit::new(0, 1, 13), - FeatureBit::new(0, 1, 12), + TileBit::new(0, 1, 15), + TileBit::new(0, 1, 14), + TileBit::new(0, 1, 13), + TileBit::new(0, 1, 12), ], false, ), @@ -2125,7 +2125,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "NREF", TileItem::from_bitvec( - vec![FeatureBit::new(0, 27, 15), FeatureBit::new(0, 27, 12)], + vec![TileBit::new(0, 27, 15), TileBit::new(0, 27, 12)], false, ), ); @@ -2134,7 +2134,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "LVDIV2", TileItem::from_bitvec( - vec![FeatureBit::new(0, 27, 13), FeatureBit::new(0, 27, 14)], + vec![TileBit::new(0, 27, 13), TileBit::new(0, 27, 14)], false, ), ); @@ -2144,11 +2144,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "PMASK_TERM_VCC", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 4, 12), - FeatureBit::new(0, 4, 13), - FeatureBit::new(0, 4, 14), - FeatureBit::new(0, 4, 15), - FeatureBit::new(0, 2, 12), + TileBit::new(0, 4, 12), + TileBit::new(0, 4, 13), + TileBit::new(0, 4, 14), + TileBit::new(0, 4, 15), + TileBit::new(0, 2, 12), ], false, ), @@ -2159,11 +2159,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "PMASK_TERM_SPLIT", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 10, 13), - FeatureBit::new(0, 10, 14), - FeatureBit::new(0, 11, 14), - FeatureBit::new(0, 10, 15), - FeatureBit::new(0, 11, 15), + TileBit::new(0, 10, 13), + TileBit::new(0, 10, 14), + TileBit::new(0, 11, 14), + TileBit::new(0, 10, 15), + TileBit::new(0, 11, 15), ], false, ), @@ -2174,11 +2174,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "NMASK_TERM_SPLIT", TileItem::from_bitvec( vec![ - FeatureBit::new(0, 12, 12), - FeatureBit::new(0, 12, 13), - FeatureBit::new(0, 12, 14), - FeatureBit::new(0, 12, 15), - FeatureBit::new(0, 10, 12), + TileBit::new(0, 12, 12), + TileBit::new(0, 12, 13), + TileBit::new(0, 12, 14), + TileBit::new(0, 12, 15), + TileBit::new(0, 10, 12), ], false, ), @@ -2188,7 +2188,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let enable = if (tile == "HCLK_CENTER_ABOVE_CFG" && hclk_center_cnt != 1) || tile == "HCLK_IOIS_DCI" { - TileItem::from_bit(FeatureBit::new(0, 0, 14), false) + TileItem::from_bit(TileBit::new(0, 0, 14), false) } else { ctx.extract_bit(tile, bel, "ENABLE", "1") }; diff --git a/prjcombine_ise_hammer/src/io/virtex5.rs b/prjcombine_ise_hammer/src/io/virtex5.rs index 6c74e01b..076d0dd0 100644 --- a/prjcombine_ise_hammer/src/io/virtex5.rs +++ b/prjcombine_ise_hammer/src/io/virtex5.rs @@ -1,11 +1,11 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{ extract_bitvec_val, extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode, @@ -1291,7 +1291,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { tile, bel, "READBACK_I", - TileItem::from_bit(FeatureBit::new(0, 29, [13, 50][i]), false), + TileItem::from_bit(TileBit::new(0, 29, [13, 50][i]), false), ); } @@ -1641,39 +1641,39 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { let (pslew_bits, nslew_bits) = if i == 0 { ( vec![ - FeatureBit::new(0, 37, 17), - FeatureBit::new(0, 36, 23), - FeatureBit::new(0, 37, 23), - FeatureBit::new(0, 37, 30), - FeatureBit::new(0, 37, 29), - FeatureBit::new(0, 37, 27), + TileBit::new(0, 37, 17), + TileBit::new(0, 36, 23), + TileBit::new(0, 37, 23), + TileBit::new(0, 37, 30), + TileBit::new(0, 37, 29), + TileBit::new(0, 37, 27), ], vec![ - FeatureBit::new(0, 36, 31), - FeatureBit::new(0, 36, 27), - FeatureBit::new(0, 37, 31), - FeatureBit::new(0, 37, 28), - FeatureBit::new(0, 36, 26), - FeatureBit::new(0, 37, 20), + TileBit::new(0, 36, 31), + TileBit::new(0, 36, 27), + TileBit::new(0, 37, 31), + TileBit::new(0, 37, 28), + TileBit::new(0, 36, 26), + TileBit::new(0, 37, 20), ], ) } else { ( vec![ - FeatureBit::new(0, 37, 46), - FeatureBit::new(0, 36, 40), - FeatureBit::new(0, 37, 40), - FeatureBit::new(0, 37, 33), - FeatureBit::new(0, 37, 34), - FeatureBit::new(0, 37, 36), + TileBit::new(0, 37, 46), + TileBit::new(0, 36, 40), + TileBit::new(0, 37, 40), + TileBit::new(0, 37, 33), + TileBit::new(0, 37, 34), + TileBit::new(0, 37, 36), ], vec![ - FeatureBit::new(0, 36, 32), - FeatureBit::new(0, 36, 36), - FeatureBit::new(0, 37, 32), - FeatureBit::new(0, 37, 35), - FeatureBit::new(0, 36, 37), - FeatureBit::new(0, 37, 43), + TileBit::new(0, 36, 32), + TileBit::new(0, 36, 36), + TileBit::new(0, 37, 32), + TileBit::new(0, 37, 35), + TileBit::new(0, 36, 37), + TileBit::new(0, 37, 43), ], ) }; @@ -2001,69 +2001,69 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { let lvdsbias = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 35, 15), - FeatureBit::new(0, 34, 15), - FeatureBit::new(0, 34, 14), - FeatureBit::new(0, 35, 14), - FeatureBit::new(0, 35, 13), - FeatureBit::new(0, 34, 13), - FeatureBit::new(0, 34, 12), - FeatureBit::new(0, 35, 12), - FeatureBit::new(0, 32, 13), - FeatureBit::new(0, 33, 13), - FeatureBit::new(0, 33, 12), - FeatureBit::new(0, 32, 12), + TileBit::new(0, 35, 15), + TileBit::new(0, 34, 15), + TileBit::new(0, 34, 14), + TileBit::new(0, 35, 14), + TileBit::new(0, 35, 13), + TileBit::new(0, 34, 13), + TileBit::new(0, 34, 12), + TileBit::new(0, 35, 12), + TileBit::new(0, 32, 13), + TileBit::new(0, 33, 13), + TileBit::new(0, 33, 12), + TileBit::new(0, 32, 12), ], false, ); let lvdiv2 = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 52, 12), - FeatureBit::new(0, 53, 12), - FeatureBit::new(0, 53, 15), + TileBit::new(0, 52, 12), + TileBit::new(0, 53, 12), + TileBit::new(0, 53, 15), ], false, ); let pref = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 51, 12), - FeatureBit::new(0, 50, 12), - FeatureBit::new(0, 53, 14), - FeatureBit::new(0, 52, 15), + TileBit::new(0, 51, 12), + TileBit::new(0, 50, 12), + TileBit::new(0, 53, 14), + TileBit::new(0, 52, 15), ], false, ); let nref = TileItem::from_bitvec( - vec![FeatureBit::new(0, 52, 14), FeatureBit::new(0, 52, 13)], + vec![TileBit::new(0, 52, 14), TileBit::new(0, 52, 13)], false, ); let pmask_term_vcc = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 50, 15), - FeatureBit::new(0, 50, 14), - FeatureBit::new(0, 51, 14), - FeatureBit::new(0, 51, 13), - FeatureBit::new(0, 50, 13), + TileBit::new(0, 50, 15), + TileBit::new(0, 50, 14), + TileBit::new(0, 51, 14), + TileBit::new(0, 51, 13), + TileBit::new(0, 50, 13), ], false, ); let pmask_term_split = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 46, 13), - FeatureBit::new(0, 46, 12), - FeatureBit::new(0, 47, 12), - FeatureBit::new(0, 48, 15), - FeatureBit::new(0, 49, 15), + TileBit::new(0, 46, 13), + TileBit::new(0, 46, 12), + TileBit::new(0, 47, 12), + TileBit::new(0, 48, 15), + TileBit::new(0, 49, 15), ], false, ); let nmask_term_split = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 48, 13), - FeatureBit::new(0, 49, 13), - FeatureBit::new(0, 49, 12), - FeatureBit::new(0, 48, 12), - FeatureBit::new(0, 51, 15), + TileBit::new(0, 48, 13), + TileBit::new(0, 49, 13), + TileBit::new(0, 49, 12), + TileBit::new(0, 48, 12), + TileBit::new(0, 51, 15), ], false, ); diff --git a/prjcombine_ise_hammer/src/io/virtex6.rs b/prjcombine_ise_hammer/src/io/virtex6.rs index 367d2646..fa36a2ad 100644 --- a/prjcombine_ise_hammer/src/io/virtex6.rs +++ b/prjcombine_ise_hammer/src/io/virtex6.rs @@ -1,11 +1,11 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{ extract_bitvec_val, extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_bool, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode, @@ -1422,10 +1422,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { tile, bel, "READBACK_I", - TileItem::from_bit( - [FeatureBit::new(0, 26, 61), FeatureBit::new(1, 27, 2)][i], - false, - ), + TileItem::from_bit([TileBit::new(0, 26, 61), TileBit::new(1, 27, 2)][i], false), ); let mut vals = vec![]; @@ -1876,35 +1873,35 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { let (pslew_bits, nslew_bits) = if i == 0 { ( vec![ - FeatureBit::new(0, 41, 39), - FeatureBit::new(0, 41, 31), - FeatureBit::new(0, 41, 27), - FeatureBit::new(0, 40, 20), - FeatureBit::new(0, 40, 10), + TileBit::new(0, 41, 39), + TileBit::new(0, 41, 31), + TileBit::new(0, 41, 27), + TileBit::new(0, 40, 20), + TileBit::new(0, 40, 10), ], vec![ - FeatureBit::new(0, 40, 44), - FeatureBit::new(0, 40, 30), - FeatureBit::new(0, 40, 32), - FeatureBit::new(0, 41, 17), - FeatureBit::new(0, 41, 43), + TileBit::new(0, 40, 44), + TileBit::new(0, 40, 30), + TileBit::new(0, 40, 32), + TileBit::new(0, 41, 17), + TileBit::new(0, 41, 43), ], ) } else { ( vec![ - FeatureBit::new(1, 40, 24), - FeatureBit::new(1, 40, 32), - FeatureBit::new(1, 40, 36), - FeatureBit::new(1, 41, 43), - FeatureBit::new(1, 41, 53), + TileBit::new(1, 40, 24), + TileBit::new(1, 40, 32), + TileBit::new(1, 40, 36), + TileBit::new(1, 41, 43), + TileBit::new(1, 41, 53), ], vec![ - FeatureBit::new(1, 41, 19), - FeatureBit::new(1, 41, 33), - FeatureBit::new(1, 41, 31), - FeatureBit::new(1, 40, 46), - FeatureBit::new(1, 40, 20), + TileBit::new(1, 41, 19), + TileBit::new(1, 41, 33), + TileBit::new(1, 41, 31), + TileBit::new(1, 40, 46), + TileBit::new(1, 40, 20), ], ) }; @@ -2347,23 +2344,23 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { let tile = "HCLK_IOI"; let lvdsbias = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 42, 30), - FeatureBit::new(0, 42, 28), - FeatureBit::new(0, 42, 27), - FeatureBit::new(0, 42, 26), - FeatureBit::new(0, 42, 25), - FeatureBit::new(0, 42, 24), - FeatureBit::new(0, 42, 23), - FeatureBit::new(0, 42, 22), - FeatureBit::new(0, 42, 21), - FeatureBit::new(0, 42, 20), - FeatureBit::new(0, 42, 19), - FeatureBit::new(0, 42, 18), - FeatureBit::new(0, 42, 17), - FeatureBit::new(0, 42, 16), - FeatureBit::new(0, 42, 15), - FeatureBit::new(0, 42, 14), - FeatureBit::new(0, 41, 28), + TileBit::new(0, 42, 30), + TileBit::new(0, 42, 28), + TileBit::new(0, 42, 27), + TileBit::new(0, 42, 26), + TileBit::new(0, 42, 25), + TileBit::new(0, 42, 24), + TileBit::new(0, 42, 23), + TileBit::new(0, 42, 22), + TileBit::new(0, 42, 21), + TileBit::new(0, 42, 20), + TileBit::new(0, 42, 19), + TileBit::new(0, 42, 18), + TileBit::new(0, 42, 17), + TileBit::new(0, 42, 16), + TileBit::new(0, 42, 15), + TileBit::new(0, 42, 14), + TileBit::new(0, 41, 28), ], false, ); @@ -2404,79 +2401,79 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, devdata_only: bool) { let dci_en = xlat_bit(dci_en); let nref_output = TileItem::from_bitvec( - vec![FeatureBit::new(0, 40, 16), FeatureBit::new(0, 40, 17)], + vec![TileBit::new(0, 40, 16), TileBit::new(0, 40, 17)], false, ); let pref_output = TileItem::from_bitvec( - vec![FeatureBit::new(0, 41, 14), FeatureBit::new(0, 41, 15)], + vec![TileBit::new(0, 41, 14), TileBit::new(0, 41, 15)], false, ); let nref_output_half = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 40, 18), - FeatureBit::new(0, 40, 19), - FeatureBit::new(0, 40, 20), + TileBit::new(0, 40, 18), + TileBit::new(0, 40, 19), + TileBit::new(0, 40, 20), ], false, ); let pref_output_half = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 41, 16), - FeatureBit::new(0, 41, 17), - FeatureBit::new(0, 41, 18), + TileBit::new(0, 41, 16), + TileBit::new(0, 41, 17), + TileBit::new(0, 41, 18), ], false, ); let pref_term_vcc = TileItem::from_bitvec( - vec![FeatureBit::new(0, 40, 14), FeatureBit::new(0, 40, 15)], + vec![TileBit::new(0, 40, 14), TileBit::new(0, 40, 15)], false, ); let pmask_term_vcc = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 43, 14), - FeatureBit::new(0, 43, 27), - FeatureBit::new(0, 43, 28), - FeatureBit::new(0, 43, 29), - FeatureBit::new(0, 43, 30), - FeatureBit::new(0, 43, 31), + TileBit::new(0, 43, 14), + TileBit::new(0, 43, 27), + TileBit::new(0, 43, 28), + TileBit::new(0, 43, 29), + TileBit::new(0, 43, 30), + TileBit::new(0, 43, 31), ], false, ); let nref_term_split = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 40, 23), - FeatureBit::new(0, 40, 24), - FeatureBit::new(0, 40, 25), + TileBit::new(0, 40, 23), + TileBit::new(0, 40, 24), + TileBit::new(0, 40, 25), ], false, ); let pref_term_split = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 41, 19), - FeatureBit::new(0, 41, 20), - FeatureBit::new(0, 41, 21), + TileBit::new(0, 41, 19), + TileBit::new(0, 41, 20), + TileBit::new(0, 41, 21), ], false, ); let pmask_term_split = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 43, 21), - FeatureBit::new(0, 43, 22), - FeatureBit::new(0, 43, 23), - FeatureBit::new(0, 43, 24), - FeatureBit::new(0, 43, 25), - FeatureBit::new(0, 43, 26), + TileBit::new(0, 43, 21), + TileBit::new(0, 43, 22), + TileBit::new(0, 43, 23), + TileBit::new(0, 43, 24), + TileBit::new(0, 43, 25), + TileBit::new(0, 43, 26), ], false, ); let nmask_term_split = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 43, 15), - FeatureBit::new(0, 43, 16), - FeatureBit::new(0, 43, 17), - FeatureBit::new(0, 43, 18), - FeatureBit::new(0, 43, 19), - FeatureBit::new(0, 43, 20), + TileBit::new(0, 43, 15), + TileBit::new(0, 43, 16), + TileBit::new(0, 43, 17), + TileBit::new(0, 43, 18), + TileBit::new(0, 43, 19), + TileBit::new(0, 43, 20), ], false, ); diff --git a/prjcombine_ise_hammer/src/io/virtex7.rs b/prjcombine_ise_hammer/src/io/virtex7.rs index 2420c748..605a782a 100644 --- a/prjcombine_ise_hammer/src/io/virtex7.rs +++ b/prjcombine_ise_hammer/src/io/virtex7.rs @@ -1,11 +1,11 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{ extract_bitvec_val, extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_bool, xlat_enum, xlat_enum_ocd, CollectorCtx, Diff, OcdMode, @@ -2909,35 +2909,35 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let (pslew_bits, nslew_bits) = if bel == "IOB0" || tile == "IO_HP_TOP" { ( vec![ - FeatureBit::new(tidx, 38, 50), - FeatureBit::new(tidx, 38, 30), - FeatureBit::new(tidx, 38, 26), - FeatureBit::new(tidx, 38, 16), - FeatureBit::new(tidx, 39, 13), + TileBit::new(tidx, 38, 50), + TileBit::new(tidx, 38, 30), + TileBit::new(tidx, 38, 26), + TileBit::new(tidx, 38, 16), + TileBit::new(tidx, 39, 13), ], vec![ - FeatureBit::new(tidx, 38, 46), - FeatureBit::new(tidx, 39, 45), - FeatureBit::new(tidx, 38, 38), - FeatureBit::new(tidx, 38, 22), - FeatureBit::new(tidx, 38, 14), + TileBit::new(tidx, 38, 46), + TileBit::new(tidx, 39, 45), + TileBit::new(tidx, 38, 38), + TileBit::new(tidx, 38, 22), + TileBit::new(tidx, 38, 14), ], ) } else { ( vec![ - FeatureBit::new(tidx, 39, 13), - FeatureBit::new(tidx, 39, 33), - FeatureBit::new(tidx, 39, 37), - FeatureBit::new(tidx, 39, 47), - FeatureBit::new(tidx, 38, 50), + TileBit::new(tidx, 39, 13), + TileBit::new(tidx, 39, 33), + TileBit::new(tidx, 39, 37), + TileBit::new(tidx, 39, 47), + TileBit::new(tidx, 38, 50), ], vec![ - FeatureBit::new(tidx, 39, 17), - FeatureBit::new(tidx, 38, 18), - FeatureBit::new(tidx, 39, 25), - FeatureBit::new(tidx, 39, 41), - FeatureBit::new(tidx, 39, 49), + TileBit::new(tidx, 39, 17), + TileBit::new(tidx, 38, 18), + TileBit::new(tidx, 39, 25), + TileBit::new(tidx, 39, 41), + TileBit::new(tidx, 39, 49), ], ) }; @@ -3368,56 +3368,56 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let tile = "HCLK_IOI_HP"; let lvdsbias = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 41, 14), - FeatureBit::new(0, 41, 15), - FeatureBit::new(0, 41, 16), - FeatureBit::new(0, 41, 17), - FeatureBit::new(0, 41, 18), - FeatureBit::new(0, 41, 19), - FeatureBit::new(0, 41, 20), - FeatureBit::new(0, 41, 21), - FeatureBit::new(0, 41, 22), - FeatureBit::new(0, 41, 23), - FeatureBit::new(0, 41, 24), - FeatureBit::new(0, 41, 25), - FeatureBit::new(0, 41, 26), - FeatureBit::new(0, 41, 27), - FeatureBit::new(0, 41, 28), - FeatureBit::new(0, 41, 29), - FeatureBit::new(0, 41, 30), - FeatureBit::new(0, 40, 31), + TileBit::new(0, 41, 14), + TileBit::new(0, 41, 15), + TileBit::new(0, 41, 16), + TileBit::new(0, 41, 17), + TileBit::new(0, 41, 18), + TileBit::new(0, 41, 19), + TileBit::new(0, 41, 20), + TileBit::new(0, 41, 21), + TileBit::new(0, 41, 22), + TileBit::new(0, 41, 23), + TileBit::new(0, 41, 24), + TileBit::new(0, 41, 25), + TileBit::new(0, 41, 26), + TileBit::new(0, 41, 27), + TileBit::new(0, 41, 28), + TileBit::new(0, 41, 29), + TileBit::new(0, 41, 30), + TileBit::new(0, 40, 31), ], false, ); let nref_output = TileItem::from_bitvec( - vec![FeatureBit::new(0, 39, 30), FeatureBit::new(0, 39, 29)], + vec![TileBit::new(0, 39, 30), TileBit::new(0, 39, 29)], false, ); let pref_output = TileItem::from_bitvec( - vec![FeatureBit::new(0, 40, 18), FeatureBit::new(0, 40, 17)], + vec![TileBit::new(0, 40, 18), TileBit::new(0, 40, 17)], false, ); let nref_output_half = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 39, 28), - FeatureBit::new(0, 39, 27), - FeatureBit::new(0, 39, 26), + TileBit::new(0, 39, 28), + TileBit::new(0, 39, 27), + TileBit::new(0, 39, 26), ], false, ); let pref_output_half = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 40, 16), - FeatureBit::new(0, 40, 15), - FeatureBit::new(0, 40, 14), + TileBit::new(0, 40, 16), + TileBit::new(0, 40, 15), + TileBit::new(0, 40, 14), ], false, ); let nref_term_split = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 39, 25), - FeatureBit::new(0, 39, 24), - FeatureBit::new(0, 39, 23), + TileBit::new(0, 39, 25), + TileBit::new(0, 39, 24), + TileBit::new(0, 39, 23), ], false, ); @@ -3540,7 +3540,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { diffs.push(( "1100", Diff { - bits: [FeatureBit::new(0, 40, 19), FeatureBit::new(0, 40, 24)] + bits: [TileBit::new(0, 40, 19), TileBit::new(0, 40, 24)] .into_iter() .map(|x| (x, true)) .collect(), @@ -3549,7 +3549,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { diffs.push(( "1250", Diff { - bits: [FeatureBit::new(0, 40, 19), FeatureBit::new(0, 40, 23)] + bits: [TileBit::new(0, 40, 19), TileBit::new(0, 40, 23)] .into_iter() .map(|x| (x, true)) .collect(), @@ -3984,10 +3984,15 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let mut diff = ctx.state.get_diff(tile, "IOB1", "OSTD", std.name); if std.name != "TMDS_33" { - let mut altdiff = ctx.state.get_diff(tile, "IOB1", "OSTD", format!("{}.ALT", std.name)).combine(&!&diff); + let mut altdiff = ctx + .state + .get_diff(tile, "IOB1", "OSTD", format!("{}.ALT", std.name)) + .combine(&!&diff); let diff1 = altdiff.split_bits_by(|bit| bit.tile == 1); - ctx.tiledb.insert(tile, "IOB0", "LVDS_GROUP", xlat_bit(altdiff)); - ctx.tiledb.insert(tile, "IOB1", "LVDS_GROUP", xlat_bit(diff1)); + ctx.tiledb + .insert(tile, "IOB0", "LVDS_GROUP", xlat_bit(altdiff)); + ctx.tiledb + .insert(tile, "IOB1", "LVDS_GROUP", xlat_bit(diff1)); } let val_c = extract_bitvec_val_part( ctx.tiledb.item(tile, "IOB0", "LVDS"), @@ -4013,8 +4018,12 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { } ctx.collect_bit("IO_HR_TOP", "IOB", "LOW_VOLTAGE", "1"); // meh. - let _ = ctx.state.get_diff("IO_HR_BOT", "IOB", "OSTD", "LVCMOS18.4.SLOW.EXCL"); - let _ = ctx.state.get_diff("IO_HR_PAIR", "IOB_COMMON", "LOW_VOLTAGE", "1"); + let _ = ctx + .state + .get_diff("IO_HR_BOT", "IOB", "OSTD", "LVCMOS18.4.SLOW.EXCL"); + let _ = ctx + .state + .get_diff("IO_HR_PAIR", "IOB_COMMON", "LOW_VOLTAGE", "1"); } if ctx.has_tile("HCLK_IOI_HR") { @@ -4034,7 +4043,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { diffs.push(( "1100", Diff { - bits: [FeatureBit::new(0, 38, 26), FeatureBit::new(0, 38, 29)] + bits: [TileBit::new(0, 38, 26), TileBit::new(0, 38, 29)] .into_iter() .map(|x| (x, true)) .collect(), @@ -4043,7 +4052,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { diffs.push(( "1250", Diff { - bits: [FeatureBit::new(0, 38, 26), FeatureBit::new(0, 38, 30)] + bits: [TileBit::new(0, 38, 26), TileBit::new(0, 38, 30)] .into_iter() .map(|x| (x, true)) .collect(), @@ -4055,22 +4064,22 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let bel = "DRIVERBIAS"; let item = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 39, 16), - FeatureBit::new(0, 39, 17), - FeatureBit::new(0, 39, 18), - FeatureBit::new(0, 38, 14), - FeatureBit::new(0, 38, 15), - FeatureBit::new(0, 39, 19), - FeatureBit::new(0, 39, 20), - FeatureBit::new(0, 39, 21), - FeatureBit::new(0, 41, 26), - FeatureBit::new(0, 41, 25), - FeatureBit::new(0, 41, 24), - FeatureBit::new(0, 41, 23), - FeatureBit::new(0, 41, 22), - FeatureBit::new(0, 41, 21), - FeatureBit::new(0, 39, 14), - FeatureBit::new(0, 39, 15), + TileBit::new(0, 39, 16), + TileBit::new(0, 39, 17), + TileBit::new(0, 39, 18), + TileBit::new(0, 38, 14), + TileBit::new(0, 38, 15), + TileBit::new(0, 39, 19), + TileBit::new(0, 39, 20), + TileBit::new(0, 39, 21), + TileBit::new(0, 41, 26), + TileBit::new(0, 41, 25), + TileBit::new(0, 41, 24), + TileBit::new(0, 41, 23), + TileBit::new(0, 41, 22), + TileBit::new(0, 41, 21), + TileBit::new(0, 39, 14), + TileBit::new(0, 39, 15), ], false, ); @@ -4090,57 +4099,57 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let bel = "LVDS"; let common = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 40, 30), - FeatureBit::new(0, 40, 28), - FeatureBit::new(0, 40, 27), - FeatureBit::new(0, 40, 26), - FeatureBit::new(0, 40, 25), - FeatureBit::new(0, 40, 31), - FeatureBit::new(0, 39, 23), - FeatureBit::new(0, 41, 31), - FeatureBit::new(0, 41, 30), + TileBit::new(0, 40, 30), + TileBit::new(0, 40, 28), + TileBit::new(0, 40, 27), + TileBit::new(0, 40, 26), + TileBit::new(0, 40, 25), + TileBit::new(0, 40, 31), + TileBit::new(0, 39, 23), + TileBit::new(0, 41, 31), + TileBit::new(0, 41, 30), ], false, ); let group0 = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 38, 23), - FeatureBit::new(0, 38, 24), - FeatureBit::new(0, 38, 25), - FeatureBit::new(0, 41, 29), - FeatureBit::new(0, 41, 28), - FeatureBit::new(0, 41, 27), - FeatureBit::new(0, 41, 14), - FeatureBit::new(0, 41, 20), - FeatureBit::new(0, 41, 19), - FeatureBit::new(0, 41, 18), - FeatureBit::new(0, 41, 17), - FeatureBit::new(0, 41, 16), - FeatureBit::new(0, 41, 15), - FeatureBit::new(0, 38, 28), - FeatureBit::new(0, 38, 27), - FeatureBit::new(0, 40, 29), + TileBit::new(0, 38, 23), + TileBit::new(0, 38, 24), + TileBit::new(0, 38, 25), + TileBit::new(0, 41, 29), + TileBit::new(0, 41, 28), + TileBit::new(0, 41, 27), + TileBit::new(0, 41, 14), + TileBit::new(0, 41, 20), + TileBit::new(0, 41, 19), + TileBit::new(0, 41, 18), + TileBit::new(0, 41, 17), + TileBit::new(0, 41, 16), + TileBit::new(0, 41, 15), + TileBit::new(0, 38, 28), + TileBit::new(0, 38, 27), + TileBit::new(0, 40, 29), ], false, ); let group1 = TileItem::from_bitvec( vec![ - FeatureBit::new(0, 38, 18), - FeatureBit::new(0, 38, 19), - FeatureBit::new(0, 38, 20), - FeatureBit::new(0, 40, 24), - FeatureBit::new(0, 40, 23), - FeatureBit::new(0, 40, 22), - FeatureBit::new(0, 40, 21), - FeatureBit::new(0, 40, 20), - FeatureBit::new(0, 40, 19), - FeatureBit::new(0, 40, 18), - FeatureBit::new(0, 40, 17), - FeatureBit::new(0, 40, 16), - FeatureBit::new(0, 40, 15), - FeatureBit::new(0, 40, 14), - FeatureBit::new(0, 39, 31), - FeatureBit::new(0, 38, 31), + TileBit::new(0, 38, 18), + TileBit::new(0, 38, 19), + TileBit::new(0, 38, 20), + TileBit::new(0, 40, 24), + TileBit::new(0, 40, 23), + TileBit::new(0, 40, 22), + TileBit::new(0, 40, 21), + TileBit::new(0, 40, 20), + TileBit::new(0, 40, 19), + TileBit::new(0, 40, 18), + TileBit::new(0, 40, 17), + TileBit::new(0, 40, 16), + TileBit::new(0, 40, 15), + TileBit::new(0, 40, 14), + TileBit::new(0, 39, 31), + TileBit::new(0, 38, 31), ], false, ); diff --git a/prjcombine_ise_hammer/src/io/xc4000.rs b/prjcombine_ise_hammer/src/io/xc4000.rs new file mode 100644 index 00000000..ef7f9803 --- /dev/null +++ b/prjcombine_ise_hammer/src/io/xc4000.rs @@ -0,0 +1,350 @@ +use prjcombine_hammer::Session; +use prjcombine_types::{TileBit, TileItem}; +use prjcombine_xc4000::grid::GridKind; +use prjcombine_xilinx_geom::ExpandedDevice; + +use crate::{ + backend::IseBackend, + diff::{xlat_bit, xlat_enum, CollectorCtx}, + fgen::{BelKV, TileBits}, + fuzz::FuzzCtx, + fuzz_enum, fuzz_enum_suffix, fuzz_one, +}; + +pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBackend<'a>) { + let ExpandedDevice::Xc4000(edev) = backend.edev else { + unreachable!() + }; + for (kind, tile, _) in &backend.egrid.db.nodes { + if !tile.starts_with("IO") { + continue; + } + if backend.egrid.node_index[kind].is_empty() { + continue; + } + for bel in ["IOB0", "IOB1"] { + let ctx = FuzzCtx::new(session, backend, tile, bel, TileBits::MainXc4000); + fuzz_enum!(ctx, "SLEW", ["SLOW", "FAST"], [(mode "IOB")]); + fuzz_enum!(ctx, "PULL", ["PULLDOWN", "PULLUP"], [(mode "IOB")]); + fuzz_enum!(ctx, "ISR", ["RESET", "SET"], [(mode "IOB")]); + fuzz_enum!(ctx, "OSR", ["RESET", "SET"], [(mode "IOB")]); + fuzz_enum!(ctx, "IKMUX", ["IK", "IKNOT"], [(mode "IOB")]); + fuzz_enum!(ctx, "OKMUX", ["OK", "OKNOT"], [(mode "IOB")]); + fuzz_enum!(ctx, "OCE", ["CE"], [(mode "IOB")]); + fuzz_enum!(ctx, "I1MUX", ["I", "IQ", "IQL"], [(mode "IOB"), (attr "ICE", ""), (attr "I2MUX", "IQ"), (attr "IKMUX", "IK")]); + fuzz_enum!(ctx, "I2MUX", ["I", "IQ", "IQL"], [(mode "IOB"), (attr "ICE", ""), (attr "I1MUX", "IQ"), (attr "IKMUX", "IK")]); + fuzz_enum!(ctx, "ICE", ["CE"], [(mode "IOB"), (attr "I1MUX", "IQ"), (attr "I2MUX", "IQ"), (attr "IKMUX", "IK")]); + fuzz_enum_suffix!(ctx, "ICE", "IQL", ["CE"], [(mode "IOB"), (attr "I1MUX", "IQL"), (attr "I2MUX", "IQL")]); + fuzz_one!(ctx, "INV.T", "1", [ + (mode "IOB"), + (attr "OUTMUX", "O") + ], [ + (attr_diff "TRI", "T", "TNOT") + ]); + if edev.grid.kind == GridKind::Xc4000E { + fuzz_enum!(ctx, "IMUX", ["DELAY", "I"], [(mode "IOB")]); + for outmux in ["OQ", "O"] { + for omux in ["O", "ONOT"] { + fuzz_one!(ctx, "OUTMUX", format!("{outmux}.{omux}.O"), [ + (mode "IOB"), + (attr "OKMUX", "OK"), + (attr "TRI", "TNOT"), + (bel_special BelKV::Xc4000DriveImux("O", true)), + (bel_special BelKV::Xc4000DriveImux("EC", false)) + ], [ + (attr "OUTMUX", outmux), + (attr "OMUX", omux) + ]); + fuzz_one!(ctx, "OUTMUX", format!("{outmux}.{omux}.CE"), [ + (mode "IOB"), + (attr "OKMUX", "OK"), + (attr "TRI", "TNOT"), + (bel_special BelKV::Xc4000DriveImux("O", false)), + (bel_special BelKV::Xc4000DriveImux("EC", true)), + (pip (pin_far "EC"), (pin "O")) + ], [ + (attr "OUTMUX", outmux), + (attr "OMUX", omux) + ]); + } + } + } else { + fuzz_enum!(ctx, "DELAYMUX", ["DELAY", "I"], [(mode "IOB")]); + fuzz_enum!(ctx, "IMUX", ["SYNC", "MEDDELAY", "DELAY", "I"], [(mode "IOB")]); + for val in ["O", "ONOT", "CE", "CENOT", "ACTIVE", "OQ"] { + fuzz_one!(ctx, "OUTMUX", val, [ + (mode "IOB"), + (attr "OINVMUX", ""), + (attr "OCEMUX", ""), + (attr "OKMUX", "OK") + ], [ + (attr_diff "OUTMUX", "ACTIVE", val) + ]); + } + fuzz_enum!(ctx, "OINVMUX", ["O", "ONOT"], [(mode "IOB"), (attr "OUTMUX", "OQ"), (attr "OKMUX", "OK")]); + fuzz_enum!(ctx, "OCEMUX", ["O", "CE"], [(mode "IOB"), (attr "OUTMUX", "OQ"), (attr "OKMUX", "OK")]); + } + if matches!( + edev.grid.kind, + GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + fuzz_enum!(ctx, "DRIVE", ["12", "24"], [(mode "IOB")]); + fuzz_enum!(ctx, "TRIFFMUX", ["TRI", "TRIQ"], [(mode "IOB"), (attr "TRI", "T"), (attr "OKMUX", "OK")]); + } + } + } +} + +pub fn collect_fuzzers(ctx: &mut CollectorCtx) { + let ExpandedDevice::Xc4000(edev) = ctx.edev else { + unreachable!() + }; + for tile in edev.egrid.db.nodes.keys() { + if !tile.starts_with("IO") { + continue; + } + if !ctx.has_tile(tile) { + continue; + } + for bel in ["IOB0", "IOB1"] { + ctx.collect_enum(tile, bel, "SLEW", &["SLOW", "FAST"]); + ctx.collect_enum_default(tile, bel, "PULL", &["PULLUP", "PULLDOWN"], "NONE"); + let item = ctx.extract_enum_bool(tile, bel, "ISR", "RESET", "SET"); + ctx.tiledb.insert(tile, bel, "IFF_SRVAL", item); + let item = ctx.extract_enum_bool(tile, bel, "OSR", "RESET", "SET"); + ctx.tiledb.insert(tile, bel, "OFF_SRVAL", item); + let item = ctx.extract_enum_bool(tile, bel, "IKMUX", "IK", "IKNOT"); + ctx.tiledb.insert(tile, bel, "INV.IFF_CLK", item); + let item = ctx.extract_enum_bool(tile, bel, "OKMUX", "OK", "OKNOT"); + ctx.tiledb.insert(tile, bel, "INV.OFF_CLK", item); + let item = ctx.extract_bit(tile, bel, "OCE", "CE"); + ctx.tiledb.insert(tile, bel, "OFF_CE_ENABLE", item); + ctx.collect_enum(tile, bel, "I1MUX", &["I", "IQ", "IQL"]); + ctx.collect_enum(tile, bel, "I2MUX", &["I", "IQ", "IQL"]); + let item = ctx.extract_bit(tile, bel, "ICE", "CE"); + ctx.tiledb.insert(tile, bel, "IFF_CE_ENABLE", item); + ctx.collect_bit(tile, bel, "INV.T", "1"); + if edev.grid.kind == GridKind::Xc4000E { + let item = ctx.extract_enum(tile, bel, "IMUX", &["I", "DELAY"]); + ctx.tiledb.insert(tile, bel, "IFF_D", item); + let item = ctx.extract_bit(tile, bel, "ICE.IQL", "CE"); + ctx.tiledb.insert(tile, bel, "IFF_CE_ENABLE", item); + + let diff_oq = ctx.state.get_diff(tile, bel, "OUTMUX", "OQ.O.CE"); + assert_eq!(diff_oq, ctx.state.get_diff(tile, bel, "OUTMUX", "OQ.O.O")); + let diff_oq_not = ctx.state.get_diff(tile, bel, "OUTMUX", "OQ.ONOT.CE"); + assert_eq!( + diff_oq_not, + ctx.state.get_diff(tile, bel, "OUTMUX", "OQ.ONOT.O") + ); + let diff_inv_off_d = diff_oq_not.combine(&!&diff_oq); + let diff_o = ctx.state.get_diff(tile, bel, "OUTMUX", "O.O.O"); + let diff_onot = ctx.state.get_diff(tile, bel, "OUTMUX", "O.ONOT.O"); + let diff_ce = ctx.state.get_diff(tile, bel, "OUTMUX", "O.O.CE"); + let diff_cenot = ctx.state.get_diff(tile, bel, "OUTMUX", "O.ONOT.CE"); + let diff_onot = diff_onot.combine(&!&diff_inv_off_d); + let diff_cenot = diff_cenot.combine(&!&diff_inv_off_d); + ctx.tiledb + .insert(tile, bel, "INV.OFF_D", xlat_bit(diff_inv_off_d)); + let mut diff_off_used = diff_oq.clone(); + diff_off_used + .bits + .retain(|bit, _| !diff_ce.bits.contains_key(bit)); + diff_off_used + .bits + .retain(|bit, _| !diff_cenot.bits.contains_key(bit)); + let diff_oq = diff_oq.combine(&!&diff_off_used); + ctx.tiledb.insert( + tile, + bel, + "OMUX", + xlat_enum(vec![ + ("CE", diff_ce), + ("CE.INV", diff_cenot), + ("O", diff_o), + ("O.INV", diff_onot), + ("OFF", diff_oq), + ]), + ); + ctx.tiledb + .insert(tile, bel, "OFF_USED", xlat_bit(diff_off_used)); + } else { + let item = ctx.extract_enum(tile, bel, "IMUX", &["I", "DELAY", "MEDDELAY", "SYNC"]); + ctx.tiledb.insert(tile, bel, "IFF_D", item); + let item = ctx.extract_enum(tile, bel, "DELAYMUX", &["I", "DELAY"]); + ctx.tiledb.insert(tile, bel, "SYNC_D", item); + // ?!? + let mut diff = ctx.state.get_diff(tile, bel, "ICE.IQL", "CE"); + diff.apply_bit_diff(ctx.tiledb.item(tile, bel, "IFF_CE_ENABLE"), true, false); + ctx.tiledb + .insert(tile, bel, "IFF_CE_ENABLE_NO_IQ", xlat_bit(diff)); + + let item = ctx.extract_enum(tile, bel, "OCEMUX", &["O", "CE"]); + ctx.tiledb.insert(tile, bel, "MUX.OFF_D", item); + let item = ctx.extract_enum_bool(tile, bel, "OINVMUX", "O", "ONOT"); + ctx.tiledb.insert(tile, bel, "INV.OFF_D", item); + + let mut diff_oq = ctx.state.get_diff(tile, bel, "OUTMUX", "OQ"); + let diff_ce = ctx.state.get_diff(tile, bel, "OUTMUX", "CE"); + let mut diff_cenot = ctx.state.get_diff(tile, bel, "OUTMUX", "CENOT"); + let mut diff_o = ctx.state.get_diff(tile, bel, "OUTMUX", "O"); + let mut diff_onot = ctx.state.get_diff(tile, bel, "OUTMUX", "ONOT"); + let diff_mux = ctx.state.get_diff(tile, bel, "OUTMUX", "ACTIVE"); + diff_cenot.apply_bit_diff(ctx.tiledb.item(tile, bel, "INV.OFF_D"), true, false); + diff_onot.apply_bit_diff(ctx.tiledb.item(tile, bel, "INV.OFF_D"), true, false); + diff_o.apply_enum_diff(ctx.tiledb.item(tile, bel, "MUX.OFF_D"), "O", "CE"); + diff_onot.apply_enum_diff(ctx.tiledb.item(tile, bel, "MUX.OFF_D"), "O", "CE"); + let mut diff_off_used = diff_oq.clone(); + diff_off_used + .bits + .retain(|bit, _| !diff_ce.bits.contains_key(bit)); + diff_oq = diff_oq.combine(&!&diff_off_used); + ctx.tiledb.insert( + tile, + bel, + "OMUX", + xlat_enum(vec![ + ("CE", diff_ce), + ("CE.INV", diff_cenot), + ("O", diff_o), + ("O.INV", diff_onot), + ("OFF", diff_oq), + ("MUX", diff_mux), + ]), + ); + ctx.tiledb + .insert(tile, bel, "OFF_USED", xlat_bit(diff_off_used)); + } + if matches!( + edev.grid.kind, + GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + ctx.collect_enum(tile, bel, "DRIVE", &["12", "24"]); + let item = xlat_enum(vec![ + ("T", ctx.state.get_diff(tile, bel, "TRIFFMUX", "TRI")), + ("TFF", ctx.state.get_diff(tile, bel, "TRIFFMUX", "TRIQ")), + ]); + ctx.tiledb.insert(tile, bel, "TMUX", item); + } + let rb_bits = match (&tile[..4], edev.grid.kind, bel) { + ("IO.L", GridKind::Xc4000E | GridKind::SpartanXl, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 25, 8)), + ("READBACK_I2", TileBit::new(0, 23, 8)), + ("READBACK_OFF", TileBit::new(0, 22, 8)), + ], + ("IO.L", GridKind::Xc4000E | GridKind::SpartanXl, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 21, 3)), + ("READBACK_I2", TileBit::new(0, 22, 3)), + ("READBACK_OFF", TileBit::new(0, 23, 2)), + ], + ("IO.L", GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv, "IOB0") => { + [ + ("READBACK_I1", TileBit::new(0, 26, 8)), + ("READBACK_I2", TileBit::new(0, 24, 8)), + ("READBACK_OFF", TileBit::new(0, 23, 8)), + ] + } + ("IO.L", GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv, "IOB1") => { + [ + ("READBACK_I1", TileBit::new(0, 22, 3)), + ("READBACK_I2", TileBit::new(0, 23, 3)), + ("READBACK_OFF", TileBit::new(0, 24, 2)), + ] + } + + ("IO.R", _, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 0, 8)), + ("READBACK_I2", TileBit::new(0, 2, 8)), + ("READBACK_OFF", TileBit::new(0, 3, 8)), + ], + ("IO.R", _, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 4, 3)), + ("READBACK_I2", TileBit::new(0, 3, 3)), + ("READBACK_OFF", TileBit::new(0, 2, 2)), + ], + + ("IO.B", GridKind::Xc4000E, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 18, 3)), + ("READBACK_I2", TileBit::new(0, 18, 2)), + ("READBACK_OFF", TileBit::new(0, 14, 2)), + ], + ("IO.B", GridKind::Xc4000E, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 16, 2)), + ("READBACK_I2", TileBit::new(0, 17, 3)), + ("READBACK_OFF", TileBit::new(0, 15, 2)), + ], + ("IO.B", GridKind::SpartanXl, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 18, 3)), + ("READBACK_I2", TileBit::new(0, 18, 2)), + ("READBACK_OFF", TileBit::new(0, 16, 3)), + ], + ("IO.B", GridKind::SpartanXl, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 17, 2)), + ("READBACK_I2", TileBit::new(0, 17, 3)), + ("READBACK_OFF", TileBit::new(0, 16, 2)), + ], + ("IO.B", GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv, "IOB0") => { + [ + ("READBACK_I1", TileBit::new(0, 19, 3)), + ("READBACK_I2", TileBit::new(0, 19, 2)), + ("READBACK_OFF", TileBit::new(0, 17, 3)), + ] + } + ("IO.B", GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv, "IOB1") => { + [ + ("READBACK_I1", TileBit::new(0, 18, 2)), + ("READBACK_I2", TileBit::new(0, 18, 3)), + ("READBACK_OFF", TileBit::new(0, 17, 2)), + ] + } + + ("IO.T", GridKind::Xc4000E, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 18, 3)), + ("READBACK_I2", TileBit::new(0, 18, 4)), + ("READBACK_OFF", TileBit::new(0, 14, 4)), + ], + ("IO.T", GridKind::Xc4000E, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 16, 4)), + ("READBACK_I2", TileBit::new(0, 17, 3)), + ("READBACK_OFF", TileBit::new(0, 15, 4)), + ], + ("IO.T", GridKind::SpartanXl, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 18, 3)), + ("READBACK_I2", TileBit::new(0, 18, 4)), + ("READBACK_OFF", TileBit::new(0, 16, 3)), + ], + ("IO.T", GridKind::SpartanXl, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 17, 4)), + ("READBACK_I2", TileBit::new(0, 17, 3)), + ("READBACK_OFF", TileBit::new(0, 16, 4)), + ], + ("IO.T", GridKind::Xc4000Ex | GridKind::Xc4000Xla, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 19, 4)), + ("READBACK_I2", TileBit::new(0, 19, 5)), + ("READBACK_OFF", TileBit::new(0, 17, 4)), + ], + ("IO.T", GridKind::Xc4000Ex | GridKind::Xc4000Xla, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 18, 5)), + ("READBACK_I2", TileBit::new(0, 18, 4)), + ("READBACK_OFF", TileBit::new(0, 17, 5)), + ], + ("IO.T", GridKind::Xc4000Xv, "IOB0") => [ + ("READBACK_I1", TileBit::new(0, 19, 5)), + ("READBACK_I2", TileBit::new(0, 19, 6)), + ("READBACK_OFF", TileBit::new(0, 17, 5)), + ], + ("IO.T", GridKind::Xc4000Xv, "IOB1") => [ + ("READBACK_I1", TileBit::new(0, 18, 6)), + ("READBACK_I2", TileBit::new(0, 18, 5)), + ("READBACK_OFF", TileBit::new(0, 17, 6)), + ], + + _ => unreachable!(), + }; + for (attr, bit) in rb_bits { + ctx.tiledb + .insert(tile, bel, attr, TileItem::from_bit(bit, true)); + } + } + } +} diff --git a/prjcombine_ise_hammer/src/main.rs b/prjcombine_ise_hammer/src/main.rs index 8912766b..72456313 100644 --- a/prjcombine_ise_hammer/src/main.rs +++ b/prjcombine_ise_hammer/src/main.rs @@ -154,7 +154,13 @@ fn run(tc: &Toolchain, db: &GeomDb, part: &Device, tiledb: &mut TileDb, opts: &R opts.skip_dcm = true; } match gedev { - ExpandedDevice::Xc4k(_) => {} + ExpandedDevice::Xc4000(_) => { + if !opts.skip_core { + clb::xc4000::add_fuzzers(&mut hammer, &backend); + io::xc4000::add_fuzzers(&mut hammer, &backend); + misc::xc4000::add_fuzzers(&mut hammer, &backend); + } + } ExpandedDevice::Xc5200(_) => { if !opts.skip_core { clb::xc5200::add_fuzzers(&mut hammer, &backend); @@ -416,7 +422,13 @@ fn run(tc: &Toolchain, db: &GeomDb, part: &Device, tiledb: &mut TileDb, opts: &R int::collect_fuzzers(&mut ctx); } match gedev { - ExpandedDevice::Xc4k(_) => {} + ExpandedDevice::Xc4000(_) => { + if !opts.skip_core { + clb::xc4000::collect_fuzzers(&mut ctx); + io::xc4000::collect_fuzzers(&mut ctx); + misc::xc4000::collect_fuzzers(&mut ctx); + } + } ExpandedDevice::Xc5200(_) => { if !opts.skip_core { clb::xc5200::collect_fuzzers(&mut ctx); diff --git a/prjcombine_ise_hammer/src/mcb.rs b/prjcombine_ise_hammer/src/mcb.rs index fba3b223..91f4868d 100644 --- a/prjcombine_ise_hammer/src/mcb.rs +++ b/prjcombine_ise_hammer/src/mcb.rs @@ -1,8 +1,8 @@ use prjcombine_hammer::Session; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bool, xlat_enum, CollectorCtx, Diff}, fgen::TileBits, fuzz::FuzzCtx, @@ -554,7 +554,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, reg, TileItem::from_bitvec( - (0..14).map(|i| FeatureBit::new(bittile, 22, 18 + i)).collect(), + (0..14).map(|i| TileBit::new(bittile, 22, 18 + i)).collect(), false, ), ); diff --git a/prjcombine_ise_hammer/src/misc.rs b/prjcombine_ise_hammer/src/misc.rs index 6b41fa9c..8af88d45 100644 --- a/prjcombine_ise_hammer/src/misc.rs +++ b/prjcombine_ise_hammer/src/misc.rs @@ -5,4 +5,5 @@ pub mod virtex4; pub mod virtex5; pub mod virtex6; pub mod virtex7; +pub mod xc4000; pub mod xc5200; diff --git a/prjcombine_ise_hammer/src/misc/spartan6.rs b/prjcombine_ise_hammer/src/misc/spartan6.rs index a346cf3a..4707ec24 100644 --- a/prjcombine_ise_hammer/src/misc/spartan6.rs +++ b/prjcombine_ise_hammer/src/misc/spartan6.rs @@ -1,11 +1,11 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex_bitstream::Reg; use prjcombine_xilinx_geom::ExpandedDevice; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{concat_bitvec, xlat_bit, CollectorCtx, OcdMode}, fgen::{ExtraFeature, TileBits}, fuzz::FuzzCtx, @@ -595,7 +595,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "PERSIST", - TileItem::from_bit(FeatureBit::new(0, 0, 3), false), + TileItem::from_bit(TileBit::new(0, 0, 3), false), ); } @@ -610,10 +610,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { &["2", "1", "4", "6", "10", "12", "16", "22", "26"], OcdMode::BitOrder, ); - let item = TileItem::from_bitvec( - (0..10).map(|bit| FeatureBit::new(0, 0, bit)).collect(), - false, - ); + let item = + TileItem::from_bitvec((0..10).map(|bit| TileBit::new(0, 0, bit)).collect(), false); for i in 0..10 { let val = 1 << i; let mut diff = ctx @@ -649,7 +647,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "INIT_SKIP", - TileItem::from_bit(FeatureBit::new(0, 0, 6), false), + TileItem::from_bit(TileBit::new(0, 0, 6), false), ); } @@ -668,10 +666,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { { let tile = "REG.PU_GWE"; let bel = "MISC"; - let item = TileItem::from_bitvec( - (0..10).map(|bit| FeatureBit::new(0, 0, bit)).collect(), - false, - ); + let item = + TileItem::from_bitvec((0..10).map(|bit| TileBit::new(0, 0, bit)).collect(), false); for i in 0..10 { let val = 1 << i; let mut diff = ctx @@ -685,10 +681,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { { let tile = "REG.PU_GTS"; let bel = "MISC"; - let item = TileItem::from_bitvec( - (0..10).map(|bit| FeatureBit::new(0, 0, bit)).collect(), - false, - ); + let item = + TileItem::from_bitvec((0..10).map(|bit| TileBit::new(0, 0, bit)).collect(), false); for i in 0..10 { let val = 1 << i; let mut diff = ctx @@ -715,7 +709,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "SPI_BUSWIDTH", TileItem { - bits: vec![FeatureBit::new(0, 0, 11), FeatureBit::new(0, 0, 12)], + bits: vec![TileBit::new(0, 0, 11), TileBit::new(0, 0, 12)], kind: TileItemKind::Enum { values: [ ("1".to_string(), bitvec![0, 0]), @@ -737,8 +731,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "NEXT_CONFIG_ADDR", TileItem::from_bitvec( (0..16) - .map(|bit| FeatureBit::new(0, 0, bit)) - .chain((0..16).map(|bit| FeatureBit::new(1, 0, bit))) + .map(|bit| TileBit::new(0, 0, bit)) + .chain((0..16).map(|bit| TileBit::new(1, 0, bit))) .collect(), false, ), @@ -749,8 +743,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "GOLDEN_CONFIG_ADDR", TileItem::from_bitvec( (0..16) - .map(|bit| FeatureBit::new(0, 0, bit)) - .chain((0..16).map(|bit| FeatureBit::new(1, 0, bit))) + .map(|bit| TileBit::new(0, 0, bit)) + .chain((0..16).map(|bit| TileBit::new(1, 0, bit))) .collect(), false, ), @@ -759,19 +753,13 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { "REG.GENERAL5", "MISC", "FAILSAFE_USER", - TileItem::from_bitvec( - (0..16).map(|bit| FeatureBit::new(0, 0, bit)).collect(), - false, - ), + TileItem::from_bitvec((0..16).map(|bit| TileBit::new(0, 0, bit)).collect(), false), ); ctx.tiledb.insert( "REG.TIMER", "MISC", "TIMER_CFG", - TileItem::from_bitvec( - (0..16).map(|bit| FeatureBit::new(0, 0, bit)).collect(), - false, - ), + TileItem::from_bitvec((0..16).map(|bit| TileBit::new(0, 0, bit)).collect(), false), ); { @@ -786,13 +774,13 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "POST_CRC_EN", - TileItem::from_bit(FeatureBit::new(0, 0, 0), false), + TileItem::from_bit(TileBit::new(0, 0, 0), false), ); ctx.tiledb.insert( tile, bel, "GLUTMASK", - TileItem::from_bit(FeatureBit::new(0, 0, 1), false), + TileItem::from_bit(TileBit::new(0, 0, 1), false), ); // again, don't care. @@ -809,10 +797,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "POST_CRC_FREQ", - TileItem::from_bitvec( - (4..14).map(|bit| FeatureBit::new(0, 0, bit)).collect(), - false, - ), + TileItem::from_bitvec((4..14).map(|bit| TileBit::new(0, 0, bit)).collect(), false), ); } diff --git a/prjcombine_ise_hammer/src/misc/virtex.rs b/prjcombine_ise_hammer/src/misc/virtex.rs index 513dbd89..a0ba076d 100644 --- a/prjcombine_ise_hammer/src/misc/virtex.rs +++ b/prjcombine_ise_hammer/src/misc/virtex.rs @@ -1,13 +1,13 @@ use prjcombine_hammer::Session; use prjcombine_int::db::{Dir, NodeTileId}; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use prjcombine_virtex::grid::GridKind; use prjcombine_virtex_bitstream::Reg; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bitvec, xlat_bool, xlat_enum_int, CollectorCtx, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits, TileFuzzKV}, fuzz::FuzzCtx, @@ -431,7 +431,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "SHUTDOWN", - TileItem::from_bit(FeatureBit::new(0, 0, 15), false), + TileItem::from_bit(TileBit::new(0, 0, 15), false), ); let bel = "CAPTURE"; @@ -447,13 +447,13 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "PERSIST", - TileItem::from_bit(FeatureBit::new(0, 0, 6), false), + TileItem::from_bit(TileBit::new(0, 0, 6), false), ); ctx.tiledb.insert( tile, bel, "GTS_USR_B", - TileItem::from_bit(FeatureBit::new(0, 0, 0), false), + TileItem::from_bit(TileBit::new(0, 0, 0), false), ); } } diff --git a/prjcombine_ise_hammer/src/misc/virtex2.rs b/prjcombine_ise_hammer/src/misc/virtex2.rs index db75ff7d..693906fb 100644 --- a/prjcombine_ise_hammer/src/misc/virtex2.rs +++ b/prjcombine_ise_hammer/src/misc/virtex2.rs @@ -3,7 +3,7 @@ use std::collections::HashSet; use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::grid::DieId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex2::{ expanded::{IoDiffKind, IoPadKind}, grid::GridKind, @@ -13,7 +13,7 @@ use prjcombine_xilinx_geom::{ExpandedBond, ExpandedDevice}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, FeatureId, IseBackend, Key}, + backend::{FeatureId, IseBackend, Key}, diff::{ concat_bitvec, extract_bitvec_val, extract_bitvec_val_part, xlat_bit, xlat_bit_wide, xlat_bitvec, xlat_bool, xlat_bool_default, xlat_enum, xlat_enum_ocd, xlat_item_tile, @@ -1917,26 +1917,26 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool TileItem::from_bitvec( match bel { "DCI0" => vec![ - FeatureBit::new(0, 3, 48), - FeatureBit::new(0, 2, 48), - FeatureBit::new(0, 3, 47), - FeatureBit::new(0, 2, 47), - FeatureBit::new(0, 3, 46), - FeatureBit::new(0, 2, 46), - FeatureBit::new(0, 3, 45), - FeatureBit::new(0, 2, 45), - FeatureBit::new(0, 3, 44), + TileBit::new(0, 3, 48), + TileBit::new(0, 2, 48), + TileBit::new(0, 3, 47), + TileBit::new(0, 2, 47), + TileBit::new(0, 3, 46), + TileBit::new(0, 2, 46), + TileBit::new(0, 3, 45), + TileBit::new(0, 2, 45), + TileBit::new(0, 3, 44), ], "DCI1" => vec![ - FeatureBit::new(1, 12, 8), - FeatureBit::new(1, 12, 6), - FeatureBit::new(1, 12, 7), - FeatureBit::new(1, 12, 10), - FeatureBit::new(1, 12, 11), - FeatureBit::new(1, 12, 9), - FeatureBit::new(1, 13, 9), - FeatureBit::new(1, 13, 11), - FeatureBit::new(1, 13, 7), + TileBit::new(1, 12, 8), + TileBit::new(1, 12, 6), + TileBit::new(1, 12, 7), + TileBit::new(1, 12, 10), + TileBit::new(1, 12, 11), + TileBit::new(1, 12, 9), + TileBit::new(1, 13, 9), + TileBit::new(1, 13, 11), + TileBit::new(1, 13, 7), ], _ => unreachable!(), }, @@ -2008,28 +2008,28 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool ( TileItem::from_bitvec( vec![ - FeatureBit::new(0, frame, 51), - FeatureBit::new(0, frame, 52), - FeatureBit::new(0, frame, 53), - FeatureBit::new(0, frame, 54), + TileBit::new(0, frame, 51), + TileBit::new(0, frame, 52), + TileBit::new(0, frame, 53), + TileBit::new(0, frame, 54), ], false, ), TileItem::from_bitvec( vec![ - FeatureBit::new(0, frame, 56), - FeatureBit::new(0, frame, 57), - FeatureBit::new(0, frame, 58), - FeatureBit::new(0, frame, 59), + TileBit::new(0, frame, 56), + TileBit::new(0, frame, 57), + TileBit::new(0, frame, 58), + TileBit::new(0, frame, 59), ], false, ), TileItem::from_bitvec( vec![ - FeatureBit::new(0, frame, 46), - FeatureBit::new(0, frame, 47), - FeatureBit::new(0, frame, 48), - FeatureBit::new(0, frame, 49), + TileBit::new(0, frame, 46), + TileBit::new(0, frame, 47), + TileBit::new(0, frame, 48), + TileBit::new(0, frame, 49), ], false, ), @@ -2039,18 +2039,18 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool TileItem::from_bitvec( match bel { "DCI0" => vec![ - FeatureBit::new(0, 3, 36), - FeatureBit::new(0, 2, 36), - FeatureBit::new(0, 3, 35), - FeatureBit::new(0, 2, 35), - FeatureBit::new(0, 3, 34), + TileBit::new(0, 3, 36), + TileBit::new(0, 2, 36), + TileBit::new(0, 3, 35), + TileBit::new(0, 2, 35), + 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0, 44), - FeatureBit::new(0, 0, 39), - FeatureBit::new(0, 0, 38), - FeatureBit::new(0, 0, 37), - FeatureBit::new(0, 0, 36), - FeatureBit::new(0, 0, 27), - FeatureBit::new(0, 0, 26), - FeatureBit::new(0, 0, 25), - FeatureBit::new(0, 0, 24), - FeatureBit::new(0, 0, 23), - FeatureBit::new(0, 0, 22), + TileBit::new(0, 0, 44), + TileBit::new(0, 0, 39), + TileBit::new(0, 0, 38), + TileBit::new(0, 0, 37), + TileBit::new(0, 0, 36), + TileBit::new(0, 0, 27), + TileBit::new(0, 0, 26), + TileBit::new(0, 0, 25), + TileBit::new(0, 0, 24), + TileBit::new(0, 0, 23), + TileBit::new(0, 0, 22), ], false, ), TileItem::from_bitvec( vec![ - FeatureBit::new(0, 0, 45), - FeatureBit::new(0, 0, 43), - FeatureBit::new(0, 0, 42), - FeatureBit::new(0, 0, 41), - FeatureBit::new(0, 0, 40), - FeatureBit::new(0, 0, 35), - FeatureBit::new(0, 0, 34), - FeatureBit::new(0, 0, 33), - FeatureBit::new(0, 0, 32), - FeatureBit::new(0, 0, 29), - FeatureBit::new(0, 0, 28), + TileBit::new(0, 0, 45), + TileBit::new(0, 0, 43), + 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TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 11), - FeatureBit::new(0, 1, 9), - FeatureBit::new(0, 1, 51), - FeatureBit::new(0, 1, 50), - FeatureBit::new(0, 1, 49), - FeatureBit::new(0, 1, 44), - FeatureBit::new(0, 1, 43), - FeatureBit::new(0, 1, 42), - FeatureBit::new(0, 1, 41), - FeatureBit::new(0, 1, 40), - FeatureBit::new(0, 1, 39), + TileBit::new(0, 1, 11), + TileBit::new(0, 1, 9), + TileBit::new(0, 1, 51), + TileBit::new(0, 1, 50), + TileBit::new(0, 1, 49), + TileBit::new(0, 1, 44), + TileBit::new(0, 1, 43), + TileBit::new(0, 1, 42), + TileBit::new(0, 1, 41), + TileBit::new(0, 1, 40), + TileBit::new(0, 1, 39), ], false, ), @@ -2363,33 +2363,33 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool lr, TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 12), - FeatureBit::new(0, 1, 7), - FeatureBit::new(0, 1, 36), - FeatureBit::new(0, 1, 35), - FeatureBit::new(0, 1, 34), - FeatureBit::new(0, 1, 27), - FeatureBit::new(0, 1, 26), - FeatureBit::new(0, 1, 25), - FeatureBit::new(0, 1, 24), - FeatureBit::new(0, 1, 23), - FeatureBit::new(0, 1, 22), + TileBit::new(0, 1, 12), + TileBit::new(0, 1, 7), + TileBit::new(0, 1, 36), + TileBit::new(0, 1, 35), + TileBit::new(0, 1, 34), + TileBit::new(0, 1, 27), + TileBit::new(0, 1, 26), + TileBit::new(0, 1, 25), + TileBit::new(0, 1, 24), + TileBit::new(0, 1, 23), + TileBit::new(0, 1, 22), ], false, ), TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 13), - FeatureBit::new(0, 1, 11), - FeatureBit::new(0, 1, 10), - FeatureBit::new(0, 1, 9), - FeatureBit::new(0, 1, 8), - FeatureBit::new(0, 1, 33), - FeatureBit::new(0, 1, 32), - FeatureBit::new(0, 1, 31), - FeatureBit::new(0, 1, 30), - FeatureBit::new(0, 1, 29), - FeatureBit::new(0, 1, 28), + TileBit::new(0, 1, 13), + TileBit::new(0, 1, 11), + TileBit::new(0, 1, 10), + TileBit::new(0, 1, 9), + TileBit::new(0, 1, 8), + TileBit::new(0, 1, 33), + TileBit::new(0, 1, 32), + TileBit::new(0, 1, 31), + TileBit::new(0, 1, 30), + TileBit::new(0, 1, 29), + TileBit::new(0, 1, 28), ], false, ), @@ -2398,33 +2398,33 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool ll, TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 31), - FeatureBit::new(0, 1, 26), - FeatureBit::new(0, 1, 25), - FeatureBit::new(0, 1, 24), - FeatureBit::new(0, 1, 23), - FeatureBit::new(0, 1, 38), - FeatureBit::new(0, 1, 37), - FeatureBit::new(0, 1, 36), - FeatureBit::new(0, 1, 35), - FeatureBit::new(0, 1, 34), - FeatureBit::new(0, 1, 33), + TileBit::new(0, 1, 31), + TileBit::new(0, 1, 26), + TileBit::new(0, 1, 25), + TileBit::new(0, 1, 24), + TileBit::new(0, 1, 23), + TileBit::new(0, 1, 38), + TileBit::new(0, 1, 37), + TileBit::new(0, 1, 36), + TileBit::new(0, 1, 35), + TileBit::new(0, 1, 34), + TileBit::new(0, 1, 33), ], false, ), TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 32), - FeatureBit::new(0, 1, 30), - FeatureBit::new(0, 1, 29), - FeatureBit::new(0, 1, 28), - FeatureBit::new(0, 1, 27), - FeatureBit::new(0, 1, 22), - FeatureBit::new(0, 1, 43), - FeatureBit::new(0, 1, 42), - FeatureBit::new(0, 1, 41), - FeatureBit::new(0, 1, 40), - FeatureBit::new(0, 1, 39), + TileBit::new(0, 1, 32), + TileBit::new(0, 1, 30), + TileBit::new(0, 1, 29), + TileBit::new(0, 1, 28), + TileBit::new(0, 1, 27), + TileBit::new(0, 1, 22), + TileBit::new(0, 1, 43), + TileBit::new(0, 1, 42), + TileBit::new(0, 1, 41), + TileBit::new(0, 1, 40), + TileBit::new(0, 1, 39), ], false, ), @@ -2436,35 +2436,35 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool ul, TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 62), - FeatureBit::new(0, 1, 60), - FeatureBit::new(0, 1, 55), - FeatureBit::new(0, 1, 54), - FeatureBit::new(0, 1, 53), - FeatureBit::new(0, 1, 52), - FeatureBit::new(0, 1, 45), - FeatureBit::new(0, 1, 44), - FeatureBit::new(0, 1, 43), - FeatureBit::new(0, 1, 42), - FeatureBit::new(0, 1, 41), - FeatureBit::new(0, 1, 40), + TileBit::new(0, 1, 62), + TileBit::new(0, 1, 60), + TileBit::new(0, 1, 55), + TileBit::new(0, 1, 54), + TileBit::new(0, 1, 53), + TileBit::new(0, 1, 52), + TileBit::new(0, 1, 45), + TileBit::new(0, 1, 44), + TileBit::new(0, 1, 43), + TileBit::new(0, 1, 42), + TileBit::new(0, 1, 41), + TileBit::new(0, 1, 40), ], false, ), TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 63), - FeatureBit::new(0, 1, 61), - FeatureBit::new(0, 1, 59), - FeatureBit::new(0, 1, 58), - FeatureBit::new(0, 1, 57), - FeatureBit::new(0, 1, 56), - FeatureBit::new(0, 1, 51), - FeatureBit::new(0, 1, 50), - FeatureBit::new(0, 1, 49), - FeatureBit::new(0, 1, 48), - FeatureBit::new(0, 1, 47), - FeatureBit::new(0, 1, 46), + TileBit::new(0, 1, 63), + TileBit::new(0, 1, 61), + TileBit::new(0, 1, 59), + TileBit::new(0, 1, 58), + TileBit::new(0, 1, 57), + TileBit::new(0, 1, 56), + TileBit::new(0, 1, 51), + TileBit::new(0, 1, 50), + TileBit::new(0, 1, 49), + TileBit::new(0, 1, 48), + TileBit::new(0, 1, 47), + TileBit::new(0, 1, 46), ], false, ), @@ -2473,35 +2473,35 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool ll, TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 32), - FeatureBit::new(0, 0, 27), - FeatureBit::new(0, 0, 31), - FeatureBit::new(0, 1, 30), - FeatureBit::new(0, 1, 36), - FeatureBit::new(0, 1, 28), - FeatureBit::new(0, 0, 10), - FeatureBit::new(0, 1, 11), - FeatureBit::new(0, 1, 34), - FeatureBit::new(0, 1, 33), - FeatureBit::new(0, 1, 10), - FeatureBit::new(0, 0, 9), + TileBit::new(0, 1, 32), + TileBit::new(0, 0, 27), + TileBit::new(0, 0, 31), + TileBit::new(0, 1, 30), + TileBit::new(0, 1, 36), + TileBit::new(0, 1, 28), + TileBit::new(0, 0, 10), + TileBit::new(0, 1, 11), + TileBit::new(0, 1, 34), + TileBit::new(0, 1, 33), + TileBit::new(0, 1, 10), + TileBit::new(0, 0, 9), ], false, ), TileItem::from_bitvec( vec![ - FeatureBit::new(0, 1, 27), - FeatureBit::new(0, 0, 28), - FeatureBit::new(0, 0, 26), - FeatureBit::new(0, 1, 26), - FeatureBit::new(0, 1, 62), - FeatureBit::new(0, 1, 63), - FeatureBit::new(0, 0, 30), - FeatureBit::new(0, 1, 9), - FeatureBit::new(0, 1, 35), - FeatureBit::new(0, 0, 29), - FeatureBit::new(0, 0, 62), - FeatureBit::new(0, 0, 6), + TileBit::new(0, 1, 27), + TileBit::new(0, 0, 28), + TileBit::new(0, 0, 26), + TileBit::new(0, 1, 26), + TileBit::new(0, 1, 62), + TileBit::new(0, 1, 63), + TileBit::new(0, 0, 30), + TileBit::new(0, 1, 9), + TileBit::new(0, 1, 35), + TileBit::new(0, 0, 29), + TileBit::new(0, 0, 62), + TileBit::new(0, 0, 6), ], false, ), @@ -2583,7 +2583,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool let bit = btile.xlat_pos_fwd((tframe, tbit)); if ctx.empty_bs.get_bit(bit) { diff.bits.insert( - FeatureBit { + TileBit { tile: 0, frame: tframe, bit: tbit, @@ -2729,7 +2729,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool tile, bel, "PERSIST", - TileItem::from_bit(FeatureBit::new(0, 0, 3), false), + TileItem::from_bit(TileBit::new(0, 0, 3), false), ); } else { let tile = "REG.COR1.S3A"; @@ -2782,7 +2782,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool tile, bel, "PERSIST", - TileItem::from_bit(FeatureBit::new(0, 0, 3), false), + TileItem::from_bit(TileBit::new(0, 0, 3), false), ); let tile = "REG.CCLK_FREQ"; @@ -2799,8 +2799,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool ); // a little fixup. assert_eq!(item.bits.len(), 9); - assert_eq!(item.bits[8], FeatureBit::new(0, 0, 8)); - item.bits.push(FeatureBit::new(0, 0, 9)); + assert_eq!(item.bits[8], TileBit::new(0, 0, 8)); + item.bits.push(TileBit::new(0, 0, 9)); let TileItemKind::Enum { ref mut values } = item.kind else { unreachable!() }; @@ -2854,7 +2854,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool tile, bel, "POST_CRC_EN", - TileItem::from_bit(FeatureBit::new(0, 0, 0), false), + TileItem::from_bit(TileBit::new(0, 0, 0), false), ); let mut item = ctx.extract_enum_ocd( @@ -2869,8 +2869,8 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_io: bool, devdata_only: bool ); // a little fixup. assert_eq!(item.bits.len(), 9); - assert_eq!(item.bits[8], FeatureBit::new(0, 0, 12)); - item.bits.push(FeatureBit::new(0, 0, 13)); + assert_eq!(item.bits[8], TileBit::new(0, 0, 12)); + item.bits.push(TileBit::new(0, 0, 13)); let TileItemKind::Enum { ref mut values } = item.kind else { unreachable!() }; diff --git a/prjcombine_ise_hammer/src/misc/virtex4.rs b/prjcombine_ise_hammer/src/misc/virtex4.rs index 2cf98a9b..fca2fb6d 100644 --- a/prjcombine_ise_hammer/src/misc/virtex4.rs +++ b/prjcombine_ise_hammer/src/misc/virtex4.rs @@ -1,13 +1,13 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::{BelId, Dir}; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex_bitstream::Reg; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - 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b/prjcombine_ise_hammer/src/misc/virtex5.rs index 7aaf0f38..562ebabd 100644 --- a/prjcombine_ise_hammer/src/misc/virtex5.rs +++ b/prjcombine_ise_hammer/src/misc/virtex5.rs @@ -1,13 +1,13 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex_bitstream::Reg; use prjcombine_xilinx_geom::ExpandedDevice; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bitvec, CollectorCtx, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -549,7 +549,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, attr, TileItem { - bits: vec![FeatureBit { + bits: vec![TileBit { tile: 0, frame: 0, bit, @@ -563,7 +563,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "ICAP_SELECT", TileItem { - bits: vec![FeatureBit { + bits: vec![TileBit { tile: 0, frame: 0, bit: 30, @@ -588,6 +588,6 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let tile = "REG.TESTMODE"; let bel = "MISC"; let mut diff = ctx.state.get_diff(tile, bel, "DD_OVERRIDE", "YES"); - diff.bits.remove(&FeatureBit::new(1, 0, 0)); + diff.bits.remove(&TileBit::new(1, 0, 0)); ctx.tiledb.insert(tile, bel, "DD_OVERRIDE", xlat_bit(diff)); } diff --git a/prjcombine_ise_hammer/src/misc/virtex6.rs b/prjcombine_ise_hammer/src/misc/virtex6.rs index 49fbf61a..9cca2b73 100644 --- a/prjcombine_ise_hammer/src/misc/virtex6.rs +++ b/prjcombine_ise_hammer/src/misc/virtex6.rs @@ -1,10 +1,10 @@ use bitvec::prelude::*; use prjcombine_hammer::Session; -use prjcombine_types::{TileItem, TileItemKind}; +use prjcombine_types::{TileBit, TileItem, TileItemKind}; use prjcombine_virtex_bitstream::Reg; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{xlat_bit, xlat_bitvec, xlat_enum_ocd, CollectorCtx, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -580,7 +580,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "PERSIST_DEASSERT_AT_DESYNC", - TileItem::from_bit(FeatureBit::new(0, 0, 17), false), + TileItem::from_bit(TileBit::new(0, 0, 17), false), ); let tile = "REG.CTL"; @@ -602,7 +602,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "PERSIST", TileItem { - bits: vec![FeatureBit::new(0, 0, 3)], + bits: vec![TileBit::new(0, 0, 3)], kind: TileItemKind::BitVec { invert: bitvec![0] }, }, ); @@ -611,7 +611,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "ICAP_SELECT", TileItem { - bits: vec![FeatureBit::new(0, 0, 30)], + bits: vec![TileBit::new(0, 0, 30)], kind: TileItemKind::Enum { values: [ ("TOP".to_string(), bitvec![0]), @@ -657,7 +657,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let tile = "REG.TESTMODE"; let bel = "MISC"; let mut diff = ctx.state.get_diff(tile, bel, "FUSE_SHADOW", ""); - diff.bits.remove(&FeatureBit::new(1, 0, 0)); + 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backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{extract_bitvec_val, xlat_bit, xlat_enum_ocd, CollectorCtx, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -955,14 +955,14 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "EXTMASTERCCLK_EN", - TileItem::from_bit(FeatureBit::new(0, 0, 26), false), + TileItem::from_bit(TileBit::new(0, 0, 26), false), ); ctx.tiledb.insert( tile, bel, "EXTMASTERCCLK_DIV", TileItem { - bits: vec![FeatureBit::new(0, 0, 21), FeatureBit::new(0, 0, 22)], + bits: vec![TileBit::new(0, 0, 21), TileBit::new(0, 0, 22)], kind: TileItemKind::Enum { values: [ ("8".to_string(), bitvec![0, 0]), @@ -1014,7 +1014,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "PERSIST_DEASSERT_AT_DESYNC", - TileItem::from_bit(FeatureBit::new(0, 0, 17), false), + TileItem::from_bit(TileBit::new(0, 0, 17), false), ); let item = ctx.extract_bit(tile, "CFG_IO_ACCESS", "ENABLE", "1"); let item2 = xlat_bit( @@ -1027,10 +1027,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { tile, bel, "TRIM_REG", - TileItem::from_bitvec( - vec![FeatureBit::new(0, 0, 10), FeatureBit::new(0, 0, 11)], - false, - ), + TileItem::from_bitvec(vec![TileBit::new(0, 0, 10), TileBit::new(0, 0, 11)], false), ); } { @@ -1057,7 +1054,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { bel, "ICAP_SELECT", TileItem { - bits: vec![FeatureBit::new(0, 0, 30)], + bits: vec![TileBit::new(0, 0, 30)], kind: TileItemKind::Enum { values: [ ("TOP".to_string(), bitvec![0]), @@ -1097,7 +1094,7 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { ctx.collect_enum(tile, bel, "SPI_BUSWIDTH", &["1", "2", "4"]); ctx.collect_bitvec(tile, bel, "SPI_OPCODE", ""); let mut item = - TileItem::from_bitvec((12..28).map(|i| FeatureBit::new(0, 0, i)).collect(), false); + TileItem::from_bitvec((12..28).map(|i| TileBit::new(0, 0, i)).collect(), false); ctx.state .get_diff(tile, bel, "BPI_SYNC_MODE", "DISABLE") .assert_empty(); diff --git a/prjcombine_ise_hammer/src/misc/xc4000.rs b/prjcombine_ise_hammer/src/misc/xc4000.rs new file mode 100644 index 00000000..134d4642 --- /dev/null +++ b/prjcombine_ise_hammer/src/misc/xc4000.rs @@ -0,0 +1,552 @@ +use prjcombine_hammer::Session; +use prjcombine_xc4000::grid::GridKind; +use prjcombine_xilinx_geom::ExpandedDevice; + +use crate::{ + backend::IseBackend, + diff::{xlat_bit, xlat_enum, CollectorCtx}, + fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, + fuzz::FuzzCtx, + fuzz_one, fuzz_one_extras, +}; + +pub fn add_fuzzers<'a>(session: &mut Session>, backend: &IseBackend<'a>) { + let ExpandedDevice::Xc4000(edev) = backend.edev else { + unreachable!() + }; + + let ctx = FuzzCtx::new_fake_bel(session, backend, "CNR.BL", "MISC", TileBits::Main(0, 1)); + for val in ["ENABLE", "DISABLE"] { + fuzz_one!(ctx, "READ_ABORT", val, [], [(global_opt "READABORT", val)]); + fuzz_one!(ctx, "READ_CAPTURE", val, [], [(global_opt "READCAPTURE", val)]); + } + for val in ["ON", "OFF"] { + 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"GSRINACTIVE", "C4", phase), + (global_opt_diff "OUTPUTSACTIVE", "C4", phase), + (global_opt_diff "STARTUPCLK", "CCLK", val) + ]); + } + for (val, phase) in [("NO", "C4"), ("YES", "DI_PLUS_1")] { + fuzz_one!(ctx, "SYNC_TO_DONE", val, [ + (global_opt "STARTUPCLK", "CCLK"), + (global_opt "DONEACTIVE", "C1") + ], [ + (global_opt_diff "GSRINACTIVE", "C4", phase), + (global_opt_diff "OUTPUTSACTIVE", "C4", phase), + (global_opt_diff "SYNCTODONE", "NO", val) + ]); + } + for val in ["C1", "C2", "C3", "C4"] { + fuzz_one!(ctx, "DONE_ACTIVE", val, [ + (global_opt "SYNCTODONE", "NO"), + (global_opt "STARTUPCLK", "CCLK") + ], [(global_opt_diff "DONEACTIVE", "C1", val)]); + } + for val in ["U2", "U3", "U4"] { + fuzz_one!(ctx, "DONE_ACTIVE", val, [ + (mode "STARTUP"), + (pin "CLK"), + (global_opt "SYNCTODONE", "NO"), + (global_opt "STARTUPCLK", "USERCLK") + ], [(global_opt_diff "DONEACTIVE", "C1", val)]); + } + for (attr, opt) in [ + ("OUTPUTS_ACTIVE", "OUTPUTSACTIVE"), + ("GSR_INACTIVE", "GSRINACTIVE"), + ] { + for val in ["C2", "C3", "C4"] { + fuzz_one!(ctx, attr, val, [ + (global_opt "SYNCTODONE", "NO"), + (global_opt "STARTUPCLK", "CCLK") + ], [(global_opt_diff opt, "C4", val)]); + } + for val in ["U2", "U3", "U4"] { + fuzz_one!(ctx, attr, val, [ + (mode "STARTUP"), + (pin "CLK"), + (global_opt "SYNCTODONE", "NO"), + (global_opt "STARTUPCLK", "USERCLK") + ], [(global_opt_diff opt, "U3", val)]); + } + for val in ["DI", "DI_PLUS_1", "DI_PLUS_2"] { + fuzz_one!(ctx, attr, val, [ + (mode "STARTUP"), + (pin "CLK"), + (global_opt "SYNCTODONE", "YES"), + (global_opt "STARTUPCLK", "USERCLK") + ], [(global_opt_diff opt, "DI_PLUS_1", val)]); + } + } + let ctx = FuzzCtx::new_fake_bel(session, backend, "CNR.BR", "DONE", TileBits::Main(0, 1)); + for val in ["PULLUP", "PULLNONE"] { + fuzz_one!(ctx, "PULL", val, [], [(global_opt "DONEPIN", val)]); + } + let ctx = FuzzCtx::new(session, backend, "CNR.TR", "OSC", TileBits::Null); + for (pin, opin) in [("OUT0", "OUT1"), ("OUT1", "OUT0")] { + for spin in ["F15", "F490", "F16K", "F500K"] { + let extras = vec![ExtraFeature::new( + ExtraFeatureKind::MainFixed(edev.grid.col_rio(), edev.grid.row_bio()), + "CNR.BR", + "OSC", + format!("MUX.{pin}"), + spin, + )]; + fuzz_one_extras!(ctx, format!("MUX.{pin}"), spin, [ + (mutex "MODE", "USE"), + (mutex format!("MUX.{pin}"), spin), + (mutex format!("MUX.{opin}"), spin), + (pip (pin spin), (pin opin)) + ], [ + (pip (pin spin), (pin pin)) + ], extras); + } + } + let extras = vec![ExtraFeature::new( + ExtraFeatureKind::MainFixed(edev.grid.col_rio(), edev.grid.row_bio()), + "CNR.BR", + "OSC", + "ENABLE", + "1", + )]; + fuzz_one_extras!(ctx, "ENABLE", "1", [ + (mutex "MODE", "TEST") + ], [ + (pip (pin "F15"), (pin "OUT0")) + ], extras); + + let ctx = FuzzCtx::new_fake_bel(session, backend, "CNR.TR", "MISC", TileBits::Main(0, 1)); + for val in ["ON", "OFF"] { + fuzz_one!(ctx, "TM_RIGHT", val, [], [(global_opt "TMRIGHT", val)]); + } + if edev.grid.kind != GridKind::Xc4000E { + for val in ["ON", "OFF"] { + fuzz_one!(ctx, "TAC", val, [], [(global_opt "TAC", val)]); + } + for val in ["18", "22"] { + fuzz_one!(ctx, "ADDRESS_LINES", val, [], [(global_opt "ADDRESSLINES", val)]); + } + } + let ctx = FuzzCtx::new(session, backend, "CNR.BR", "READCLK", TileBits::Null); + for val in ["CCLK", "RDBK"] { + let extras = vec![ExtraFeature::new( + ExtraFeatureKind::MainFixed(edev.grid.col_rio(), edev.grid.row_tio()), + "CNR.TR", + "READCLK", + "READ_CLK", + val, + )]; + fuzz_one_extras!(ctx, "READ_CLK", val, [(mode "READCLK"), (pin "I")], [(global_opt "READCLK", val)], extras); + } + + let ctx = FuzzCtx::new_fake_bel(session, backend, "CNR.TR", "BSCAN", TileBits::Main(0, 1)); + if matches!( + edev.grid.kind, + GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + for val in ["ENABLE", "DISABLE"] { + fuzz_one!(ctx, "STATUS", val, [], [(global_opt "BSCAN_STATUS", val)]); + } + } + + let ctx = FuzzCtx::new_fake_bel(session, backend, "CNR.TR", "TDO", TileBits::Main(0, 1)); + for val in ["PULLUP", "PULLDOWN", "PULLNONE"] { + fuzz_one!(ctx, "PULL", val, [], [(global_opt "TDOPIN", val)]); + } + + let tile = if edev.grid.kind.is_xl() { + "LLVC.IO.R" + } else { + "LLV.IO.R" + }; + let ctx = FuzzCtx::new_fake_bel(session, backend, tile, "MISC", TileBits::Llv); + for val in ["OFF", "ON"] { + fuzz_one!(ctx, "TLC", val, [], [(global_opt "TLC", val)]); + } + + if edev.grid.kind == GridKind::SpartanXl { + let ctx = FuzzCtx::new_fake_tile(session, backend, "NULL", "NULL", TileBits::Null); + let mut extras = vec![ + ExtraFeature::new( + ExtraFeatureKind::MainFixed(edev.grid.col_lio(), edev.grid.row_bio()), + "CNR.BL", + "MISC", + "5V_TOLERANT_IO", + "OFF", + ), + ExtraFeature::new( + ExtraFeatureKind::MainFixed(edev.grid.col_rio(), edev.grid.row_bio()), + "CNR.BR", + "MISC", + "5V_TOLERANT_IO", + "OFF", + ), + ExtraFeature::new( + ExtraFeatureKind::MainFixed(edev.grid.col_rio(), edev.grid.row_tio()), + "CNR.TR", + "MISC", + "5V_TOLERANT_IO", + "OFF", + ), + ]; + for (nid, name, node) in &backend.egrid.db.nodes { + if node.bels.get("IOB0").is_none() { + continue; + } + if backend.egrid.node_index[nid].is_empty() { + continue; + } + extras.push(ExtraFeature::new( + ExtraFeatureKind::AllIobs, + name, + "MISC", + "5V_TOLERANT_IO", + "OFF", + )); + } + fuzz_one_extras!(ctx, "5V_TOLERANT_IO", "OFF", [], [ + (global_opt "5V_TOLERANT_IO", "OFF") + ], extras); + } + if edev.grid.kind == GridKind::Xc4000Ex { + let ctx = FuzzCtx::new_fake_tile(session, backend, "NULL", "NULL", TileBits::Null); + for val in ["EXTERNAL", "INTERNAL"] { + let mut extras = vec![]; + for (nid, name, _) in &backend.egrid.db.nodes { + if !name.starts_with("IO.L") { + continue; + } + if backend.egrid.node_index[nid].is_empty() { + continue; + } + extras.push(ExtraFeature::new( + ExtraFeatureKind::AllIobs, + name, + "MISC", + "PUMP", + val, + )); + } + fuzz_one_extras!(ctx, "PUMP", val, [], [ + (global_opt "PUMP", val) + ], extras); + } + } +} + +pub fn collect_fuzzers(ctx: &mut CollectorCtx) { + let ExpandedDevice::Xc4000(edev) = ctx.edev else { + unreachable!() + }; + + { + let tile = "CNR.BL"; + let bel = "MISC"; + ctx.collect_enum_bool(tile, bel, "READ_ABORT", "DISABLE", "ENABLE"); + ctx.collect_enum_bool(tile, bel, "READ_CAPTURE", "DISABLE", "ENABLE"); + ctx.collect_enum_bool(tile, bel, "TM_BOT", "OFF", "ON"); + if matches!(edev.grid.kind, GridKind::Xc4000Xla | GridKind::Xc4000Xv) { + ctx.collect_enum_bool(tile, bel, "5V_TOLERANT_IO", "OFF", "ON"); + } + ctx.collect_enum(tile, "MD0", "PULL", &["PULLUP", "PULLDOWN", "PULLNONE"]); + ctx.collect_enum(tile, "MD1", "PULL", &["PULLUP", "PULLDOWN", "PULLNONE"]); + ctx.collect_enum(tile, "MD2", "PULL", &["PULLUP", "PULLDOWN", "PULLNONE"]); + if edev.grid.kind == GridKind::SpartanXl { + let mut diff = ctx.state.get_diff(tile, bel, "5V_TOLERANT_IO", "OFF"); + let diff_m0 = diff.split_bits_by(|bit| bit.frame == 21); + let diff_m1 = diff.split_bits_by(|bit| bit.frame == 22); + let diff_m2 = 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ctx.collect_enum_bool(tile, bel, "TCTEST", "OFF", "ON"); + if matches!( + edev.grid.kind, + GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv + ) { + ctx.collect_enum_bool(tile, bel, "FIX_DISCHARGE", "OFF", "ON"); + } + if edev.grid.kind == GridKind::SpartanXl { + let mut diff = ctx.state.get_diff(tile, bel, "5V_TOLERANT_IO", "OFF"); + let diff_prog = diff.split_bits_by(|bit| bit.frame == 8); + let diff_done = diff.split_bits_by(|bit| bit.frame == 3); + diff.assert_empty(); + ctx.tiledb + .insert(tile, "PROG", "5V_TOLERANT_IO", xlat_bit(!diff_prog)); + ctx.tiledb + .insert(tile, "DONE", "5V_TOLERANT_IO", xlat_bit(!diff_done)); + } + + let bel = "STARTUP"; + ctx.collect_enum_bool(tile, bel, "CRC", "DISABLE", "ENABLE"); + ctx.collect_enum(tile, bel, "CONFIG_RATE", &["SLOW", "FAST"]); + ctx.collect_bit(tile, bel, "INV.GSR", "1"); + ctx.collect_bit(tile, bel, "INV.GTS", "1"); + ctx.tiledb.insert( + tile, + bel, + "DONE_ACTIVE", + xlat_enum(vec![ + ("Q0", ctx.state.get_diff(tile, bel, "DONE_ACTIVE", "C1")), + ("Q2", ctx.state.get_diff(tile, bel, "DONE_ACTIVE", "C3")), + ("Q3", ctx.state.get_diff(tile, bel, "DONE_ACTIVE", "C4")), + ("Q1Q4", ctx.state.get_diff(tile, bel, "DONE_ACTIVE", "C2")), + ("Q2", ctx.state.get_diff(tile, bel, "DONE_ACTIVE", "U2")), + ("Q3", ctx.state.get_diff(tile, bel, "DONE_ACTIVE", "U3")), + ("Q1Q4", ctx.state.get_diff(tile, bel, "DONE_ACTIVE", "U4")), + ]), + ); + for attr in ["OUTPUTS_ACTIVE", "GSR_INACTIVE"] { + ctx.tiledb.insert( + tile, + bel, + attr, + xlat_enum(vec![ + ("DONE_IN", ctx.state.get_diff(tile, bel, attr, "DI")), + ("Q3", ctx.state.get_diff(tile, bel, attr, "DI_PLUS_1")), + ("Q1Q4", ctx.state.get_diff(tile, bel, attr, "DI_PLUS_2")), + ("Q2", ctx.state.get_diff(tile, bel, attr, "C3")), + ("Q3", ctx.state.get_diff(tile, bel, attr, "C4")), + ("Q1Q4", ctx.state.get_diff(tile, bel, attr, "C2")), + ("Q2", ctx.state.get_diff(tile, bel, attr, "U2")), + ("Q3", ctx.state.get_diff(tile, bel, attr, "U3")), + ("Q1Q4", ctx.state.get_diff(tile, bel, attr, "U4")), + ]), + ); + } + ctx.collect_enum(tile, bel, "STARTUP_CLK", &["CCLK", "USERCLK"]); + ctx.collect_enum_bool(tile, bel, "SYNC_TO_DONE", "NO", "YES"); + if matches!( + edev.grid.kind, + GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + ctx.collect_enum_bool(tile, bel, "EXPRESS_MODE", "DISABLE", "ENABLE"); + } + let bel = "OSC"; + ctx.collect_bit(tile, bel, "ENABLE", "1"); + ctx.collect_enum(tile, bel, "MUX.OUT0", &["F15", "F490", "F16K", "F500K"]); + ctx.collect_enum(tile, bel, "MUX.OUT1", &["F15", "F490", "F16K", "F500K"]); + if matches!( + edev.grid.kind, + GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + ctx.collect_enum_bool(tile, bel, "TM_OSC", "OFF", "ON"); + ctx.collect_enum(tile, bel, "OSC_CLK", &["CCLK", "EXTCLK"]); + } + ctx.collect_enum(tile, "DONE", "PULL", &["PULLUP", "PULLNONE"]); + } + { + let tile = "CNR.TR"; + let bel = "MISC"; + ctx.collect_enum_bool(tile, bel, "TM_RIGHT", "OFF", "ON"); + ctx.collect_enum(tile, "TDO", "PULL", &["PULLUP", "PULLDOWN", "PULLNONE"]); + if edev.grid.kind != GridKind::Xc4000E { + ctx.collect_enum_bool(tile, bel, "TAC", "OFF", "ON"); + ctx.collect_enum(tile, bel, "ADDRESS_LINES", &["18", "22"]); + } + if edev.grid.kind == GridKind::SpartanXl { + let mut diff = ctx.state.get_diff(tile, bel, "5V_TOLERANT_IO", "OFF"); + let diff_tdo = diff.split_bits_by(|bit| bit.frame == 12); + let diff_cclk = diff.split_bits_by(|bit| bit.frame == 13); + diff.assert_empty(); + ctx.tiledb + .insert(tile, "TDO", "5V_TOLERANT_IO", xlat_bit(!diff_tdo)); + ctx.tiledb + .insert(tile, "CCLK", "5V_TOLERANT_IO", xlat_bit(!diff_cclk)); + } + let bel = "BSCAN"; + ctx.collect_bit(tile, bel, "ENABLE", "1"); + if matches!( + edev.grid.kind, + GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl + ) { + ctx.collect_enum_bool(tile, bel, "STATUS", "DISABLE", "ENABLE"); + } + let bel = "READCLK"; + ctx.collect_enum(tile, bel, "READ_CLK", &["CCLK", "RDBK"]); + } + { + let tile = if edev.grid.kind.is_xl() { + "LLVC.IO.R" + } else { + "LLV.IO.R" + }; + let bel = "MISC"; + ctx.collect_enum_bool(tile, bel, "TLC", "OFF", "ON"); + } + if edev.grid.kind == GridKind::SpartanXl { + for tile in edev.egrid.db.nodes.keys() { + if !tile.starts_with("IO") { + continue; + } + if !ctx.has_tile(tile) { + continue; + } + let mut diff = ctx.state.get_diff(tile, "MISC", "5V_TOLERANT_IO", "OFF"); + let (f0, f1) = if tile.starts_with("IO.L") { + (19, 20) + } else if tile.starts_with("IO.R") { + (6, 5) + } else if tile.starts_with("IO.B") || tile.starts_with("IO.T") { + (13, 12) + } else { + unreachable!() + }; + let diff_iob0 = diff.split_bits_by(|bit| bit.frame == f0); + let diff_iob1 = diff.split_bits_by(|bit| bit.frame == f1); + diff.assert_empty(); + ctx.tiledb + .insert(tile, "IOB0", "5V_TOLERANT_IO", xlat_bit(!diff_iob0)); + ctx.tiledb + .insert(tile, "IOB1", "5V_TOLERANT_IO", xlat_bit(!diff_iob1)); + } + } + if edev.grid.kind == GridKind::Xc4000Ex { + for tile in edev.egrid.db.nodes.keys() { + if !tile.starts_with("IO.L") { + continue; + } + if !ctx.has_tile(tile) { + continue; + } + ctx.collect_enum(tile, "MISC", "PUMP", &["EXTERNAL", "INTERNAL"]); + } + } +} diff --git a/prjcombine_ise_hammer/src/pcie/virtex6.rs b/prjcombine_ise_hammer/src/pcie/virtex6.rs index aac19368..9cc90e9b 100644 --- a/prjcombine_ise_hammer/src/pcie/virtex6.rs +++ b/prjcombine_ise_hammer/src/pcie/virtex6.rs @@ -1,8 +1,8 @@ use prjcombine_hammer::Session; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::CollectorCtx, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -286,11 +286,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let tile = "PCIE"; let bel = "PCIE"; - fn pcie_drp_bit(reg: usize, bit: usize) -> FeatureBit { + fn pcie_drp_bit(reg: usize, bit: usize) -> TileBit { let tile = reg / 6; let frame = 26 + (bit & 1); let bit = (bit >> 1) | (reg % 6) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for reg in 0..0x78 { ctx.tiledb.insert( diff --git a/prjcombine_ise_hammer/src/pcie/virtex7.rs b/prjcombine_ise_hammer/src/pcie/virtex7.rs index b7cc6269..f60c7464 100644 --- a/prjcombine_ise_hammer/src/pcie/virtex7.rs +++ b/prjcombine_ise_hammer/src/pcie/virtex7.rs @@ -1,8 +1,8 @@ use prjcombine_hammer::Session; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::CollectorCtx, fgen::{ExtraFeature, ExtraFeatureKind, TileBits}, fuzz::FuzzCtx, @@ -684,11 +684,11 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx) { let tile = "PCIE"; let bel = "PCIE"; - fn pcie_drp_bit(reg: usize, bit: usize) -> FeatureBit { + fn pcie_drp_bit(reg: usize, bit: usize) -> TileBit { let tile = reg / 6; let frame = 28 + (bit & 1); let bit = (bit >> 1) | (reg % 6) << 3; - FeatureBit::new(tile, frame, bit) + TileBit::new(tile, frame, bit) } for reg in 0..0x96 { ctx.tiledb.insert( diff --git a/prjcombine_ise_hammer/src/pll/spartan6.rs b/prjcombine_ise_hammer/src/pll/spartan6.rs index 01a2a266..38dcfb5a 100644 --- a/prjcombine_ise_hammer/src/pll/spartan6.rs +++ b/prjcombine_ise_hammer/src/pll/spartan6.rs @@ -1,11 +1,11 @@ use bitvec::vec::BitVec; use prjcombine_hammer::Session; use prjcombine_int::db::BelId; -use prjcombine_types::TileItem; +use prjcombine_types::{TileBit, TileItem}; use unnamed_entity::EntityId; use crate::{ - backend::{FeatureBit, IseBackend}, + backend::IseBackend, diff::{extract_bitvec_val_part, xlat_bit, xlat_enum_ocd, CollectorCtx, OcdMode}, fgen::{ExtraFeature, ExtraFeatureKind, TileBits, TileRelation}, fuzz::FuzzCtx, @@ -416,13 +416,13 @@ pub fn collect_fuzzers(ctx: &mut CollectorCtx, skip_dcm: bool) { let tile = "CMT_PLL"; let bel = "PLL"; - fn reg_bit(addr: usize, bit: usize) -> FeatureBit { + fn reg_bit(addr: usize, bit: usize) -> TileBit { let slot = match addr { 0..6 => 22 + addr, 6..0x1c => 36 + (addr - 6), 0x1c.. => 59 + (addr - 0x1c), }; - FeatureBit { + TileBit { tile: slot / 4, frame: 30, bit: (slot % 4) * 16 + bit, diff --git a/prjcombine_ise_hammer/src/tiledb.rs b/prjcombine_ise_hammer/src/tiledb.rs index 0d22b21d..78ea24ee 100644 --- a/prjcombine_ise_hammer/src/tiledb.rs +++ b/prjcombine_ise_hammer/src/tiledb.rs @@ -1,11 +1,9 @@ use std::collections::{btree_map, BTreeMap}; use bitvec::vec::BitVec; -use prjcombine_types::{Tile, TileItem}; +use prjcombine_types::{Tile, TileBit, TileItem}; use serde_json::json; -use crate::backend::FeatureBit; - #[derive(Clone, Debug, Eq, PartialEq, Hash)] pub enum DbValue { String(String), @@ -49,7 +47,7 @@ impl DbValue { #[derive(Clone, Debug)] pub struct TileDb { - pub tiles: BTreeMap>, + pub tiles: BTreeMap>, pub device_data: BTreeMap>, pub misc_data: BTreeMap, } @@ -68,7 +66,7 @@ impl TileDb { tile: impl Into, bel: impl Into, name: impl Into, - item: TileItem, + item: TileItem, ) { let name = format!("{}:{}", bel.into(), name.into()); let tile = self.tiles.entry(tile.into()).or_default(); @@ -76,7 +74,7 @@ impl TileDb { } #[track_caller] - pub fn item(&self, tile: &str, bel: &str, attr: &str) -> &TileItem { + pub fn item(&self, tile: &str, bel: &str, attr: &str) -> &TileItem { &self.tiles[tile].items[&format!("{bel}:{attr}")] } diff --git a/prjcombine_rawdump/src/bin/rd2html.rs b/prjcombine_rawdump/src/bin/rd2html.rs index 98571b82..a221340d 100644 --- a/prjcombine_rawdump/src/bin/rd2html.rs +++ b/prjcombine_rawdump/src/bin/rd2html.rs @@ -128,7 +128,7 @@ const XC3K_TILES: &[TileInfo] = &[ TileInfo("UR_20", SINGLE, &["cfg"]), ]; -const XC4K_TILES: &[TileInfo] = &[ +const XC4000_TILES: &[TileInfo] = &[ TileInfo("CENTER", SINGLE, &["clb"]), TileInfo("BOT", SINGLE, &["io"]), TileInfo("BOTS", SINGLE, &["io"]), @@ -3562,7 +3562,7 @@ fn main() -> Result<(), Box> { }); let (tile_info, need_null) = match &rd.family[..] { "xc3000a" => (XC3K_TILES, true), - "xc4000e" | "xc4000ex" | "xc4000xla" | "xc4000xv" | "spartanxl" => (XC4K_TILES, true), + "xc4000e" | "xc4000ex" | "xc4000xla" | "xc4000xv" | "spartanxl" => (XC4000_TILES, true), "xc5200" => (XC5200_TILES, true), "virtex" | "virtexe" => (VIRTEX_TILES, false), "virtex2" | "virtex2p" => (VIRTEX2_TILES, false), diff --git a/prjcombine_rdintb/src/lib.rs b/prjcombine_rdintb/src/lib.rs index f293c91c..36d5672a 100644 --- a/prjcombine_rdintb/src/lib.rs +++ b/prjcombine_rdintb/src/lib.rs @@ -64,6 +64,9 @@ pub struct XNodeInfo<'a, 'b> { pub optin_muxes: BTreeSet, pub optin_muxes_tile: BTreeSet, pub bels: Vec, + pub force_names: HashMap<(usize, rawdump::WireId), (IntConnKind, NodeWireId)>, + pub force_skip_pips: HashSet<(NodeWireId, NodeWireId)>, + pub force_pips: HashSet<(NodeWireId, NodeWireId)>, } #[derive(Copy, Clone, Eq, PartialEq, Debug)] @@ -322,6 +325,23 @@ impl XNodeInfo<'_, '_> { self } + pub fn force_name(mut self, rti: usize, name: &str, wire: NodeWireId) -> Self { + if let Some(w) = self.builder.rd.wires.get(name) { + self.force_names.insert((rti, w), (IntConnKind::Raw, wire)); + } + self + } + + pub fn force_skip_pip(mut self, wt: NodeWireId, wf: NodeWireId) -> Self { + self.force_skip_pips.insert((wt, wf)); + self + } + + pub fn force_pip(mut self, wt: NodeWireId, wf: NodeWireId) -> Self { + self.force_pips.insert((wt, wf)); + self + } + pub fn extract(self) { let rd = self.builder.rd; @@ -988,6 +1008,9 @@ impl XNodeExtractor<'_, '_, '_> { fn get_wire_by_name(&self, rti: usize, name: rawdump::WireId) -> Option { let rt = &self.xnode.raw_tiles[rti]; let tile = &self.rd.tiles[&rt.xy]; + if let Some(&(IntConnKind::Raw, res)) = self.xnode.force_names.get(&(rti, name)) { + return Some(res); + } if let Some((t, w)) = self .xnode .builder @@ -1005,6 +1028,15 @@ impl XNodeExtractor<'_, '_, '_> { } fn extract_muxes(&mut self) { + for &(wt, wf) in &self.xnode.force_pips { + let kind = MuxKind::Plain; + let mux = self.node.muxes.entry(wt).or_insert(MuxInfo { + kind, + ins: Default::default(), + }); + assert_eq!(mux.kind, kind); + mux.ins.insert(wf); + } for (i, rt) in self.xnode.raw_tiles.iter().enumerate() { let tile = &self.rd.tiles[&rt.xy]; let tk = &self.rd.tile_kinds[tile.kind]; @@ -1024,6 +1056,9 @@ impl XNodeExtractor<'_, '_, '_> { continue; } if let Some(wf) = self.get_wire_by_name(i, wfi) { + if self.xnode.force_skip_pips.contains(&(wt, wf)) { + continue; + } if i == 0 { self.node_naming .wires @@ -3407,6 +3442,9 @@ impl<'a> IntBuilder<'a> { optin_muxes: BTreeSet::new(), optin_muxes_tile: BTreeSet::new(), bels: vec![], + force_names: HashMap::new(), + force_skip_pips: HashSet::new(), + force_pips: HashSet::new(), } } diff --git a/prjcombine_types/src/lib.rs b/prjcombine_types/src/lib.rs index 94ceecbf..17364554 100644 --- a/prjcombine_types/src/lib.rs +++ b/prjcombine_types/src/lib.rs @@ -7,6 +7,25 @@ use serde::{Deserialize, Serialize}; use serde_json::json; use unnamed_entity::entity_id; +#[derive(Copy, Clone, Eq, PartialEq, Ord, PartialOrd, Hash)] +pub struct TileBit { + pub tile: usize, + pub frame: usize, + pub bit: usize, +} + +impl TileBit { + pub fn new(tile: usize, frame: usize, bit: usize) -> Self { + Self { tile, frame, bit } + } +} + +impl core::fmt::Debug for TileBit { + fn fmt(&self, f: &mut core::fmt::Formatter<'_>) -> core::fmt::Result { + write!(f, "{}.{}.{}", self.tile, self.frame, self.bit) + } +} + #[derive(Debug, Clone, Eq, PartialEq, Serialize, Deserialize)] pub struct Tile { pub items: BTreeMap>, diff --git a/prjcombine_virtex_bitstream/src/lib.rs b/prjcombine_virtex_bitstream/src/lib.rs index 4d58bf33..bbba9844 100644 --- a/prjcombine_virtex_bitstream/src/lib.rs +++ b/prjcombine_virtex_bitstream/src/lib.rs @@ -56,6 +56,7 @@ pub enum Reg { #[derive(Clone, Copy, PartialEq, Eq, Hash, PartialOrd, Ord, Debug)] pub enum DeviceKind { Xc4000, + S40Xl, Xc5200, Virtex, Virtex2, diff --git a/prjcombine_virtex_bitstream/src/parse.rs b/prjcombine_virtex_bitstream/src/parse.rs index 6f007ddb..8e383f97 100644 --- a/prjcombine_virtex_bitstream/src/parse.rs +++ b/prjcombine_virtex_bitstream/src/parse.rs @@ -31,67 +31,141 @@ impl Xc4000Crc { } fn parse_xc4000_bitstream(bs: &mut Bitstream, data: &[u8]) { + let kind = bs.kind; let bs = bs.die.first_mut().unwrap(); - let mut crc = Xc4000Crc::new(); - let data: &BitSlice = BitSlice::from_slice(data); - assert_eq!(data[..12], bits![1, 1, 1, 1, 1, 1, 1, 1, 0, 0, 1, 0]); - let mut bitlen = 0; - for j in 0..24 { - if data[35 - j] { - bitlen |= 1 << j; - } - } - assert_eq!(data[36..40], bits![1, 1, 1, 1]); - let mut pos = 40; - let frame_len = bs.frame_len; - let frames_num = bs.frame_info.len(); - let mut crc_enable = false; - for fi in 0..frames_num { - assert!(!data[pos]); - if fi == 0 { - crc.feed_bit(true); + if data.starts_with(&[0xff, 0xff, 0xf2]) { + let bitlen = (data[3] as u32) << 16 | (data[4] as u32) << 8 | (data[5] as u32); + assert_eq!(data[6], 0xd2); + let mut pos = 7; + let frame_len = bs.frame_len; + let frames_num = bs.frame_info.len(); + let start = if kind == DeviceKind::S40Xl { + 0xff } else { - crc.feed_bit(false); + 0xfe + }; + let flen = frame_len.div_ceil(8); + let pad = flen * 8 - frame_len; + for fi in 0..frames_num { + assert_eq!(data[pos], start); + pos += 1; + let fdata = &data[pos..pos + flen]; + pos += flen; + let frame = bs.frame_mut(fi); + for (i, &b) in fdata.iter().enumerate() { + for bit in 0..8 { + let bv = (b >> bit & 1) != 0; + if kind == DeviceKind::S40Xl { + let bi = match bit { + 0 => { + if i == 0 { + assert!(!bv); + continue; + } + bit * flen + i - 1 + } + 7 => { + if i == 0 { + assert!(bv); + continue; + } + bit * flen + i - 2 + } + _ => bit * flen + i - 1, + }; + assert!(bi < frame_len); + frame.set(bi, bv); + } else { + if bit < (8 - pad) { + let bi = bit * flen + i; + frame.set(bi, bv); + } else { + if i == 0 { + assert!(bv); + } else { + let bi = bit * (flen - 1) + (8 - pad) + (i - 1); + frame.set(bi, bv); + } + } + } + } + } + assert_eq!(data[pos..pos + 6], [0xd2, 0xff, 0xd2, 0xff, 0xff, 0xff]); + pos += 6; } - pos += 1; - let fdata = &data[pos..(pos + frame_len)]; - let frame = bs.frame_mut(fi); - for (i, bit) in fdata.iter().enumerate() { - frame.set(i, *bit); - if fi == 0 && i < 2 { - // ??!?!?!?!?!??! - crc.feed_bit(fdata[0]); - if i == 1 { - crc_enable = !*bit; + assert_eq!(data[pos..pos + 10], [0xff; 10]); + pos += 10; + assert_eq!(pos, data.len()); + assert_eq!(bitlen as usize, pos * 8 - 7); + } else { + let mut crc = Xc4000Crc::new(); + let data: &BitSlice = BitSlice::from_slice(data); + assert_eq!(data[..12], bits![1, 1, 1, 1, 1, 1, 1, 1, 0, 0, 1, 0]); + let mut bitlen = 0; + for j in 0..24 { + if data[35 - j] { + bitlen |= 1 << j; + } + } + assert_eq!(data[36..40], bits![1, 1, 1, 1]); + let mut pos = 40; + let frame_len = bs.frame_len; + let frames_num = bs.frame_info.len(); + let mut crc_enable = false; + for fi in 0..frames_num { + assert!(!data[pos]); + if fi == 0 { + crc.feed_bit(true); + } else { + crc.feed_bit(false); + } + pos += 1; + let fdata = &data[pos..(pos + frame_len)]; + let frame = bs.frame_mut(fi); + for (i, bit) in fdata.iter().enumerate() { + frame.set(i, *bit); + if fi == 0 && i < 2 { + // ??!?!?!?!?!??! + crc.feed_bit(fdata[0]); + if i == 1 { + crc_enable = !*bit; + } + } else { + crc.feed_bit(*bit); } + } + pos += frame_len; + let raw_crc = &data[pos..(pos + 4)]; + pos += 4; + if crc_enable { + for bit in raw_crc { + crc.feed_bit(*bit); + } + assert_eq!(crc.crc & 0xf, 0); } else { - crc.feed_bit(*bit); + assert_eq!(raw_crc, bits![0, 1, 1, 0]); } - } - pos += frame_len; - let raw_crc = &data[pos..(pos + 4)]; - pos += 4; - if crc_enable { - for bit in raw_crc { - crc.feed_bit(*bit); + if crc_enable && fi == frames_num - 1 { + for i in (frame_len - 7)..frame_len { + frame.set(i, true); + } + assert_eq!(crc.crc & 0x7ff, 0); } - assert_eq!(crc.crc & 0xf, 0); - } else { - assert_eq!(raw_crc, bits![0, 1, 1, 0]); } - if crc_enable && fi == frames_num - 1 { - for i in (frame_len - 7)..frame_len { - frame.set(i, true); - } - assert_eq!(crc.crc & 0x7ff, 0); + let post = &data[pos..(pos + 8)]; + assert_eq!(post, &bits![0, 1, 1, 1, 1, 1, 1, 1]); + pos += 8; + while pos % 8 != 0 { + assert!(data[pos]); + pos += 1; } + assert_eq!(bitlen, pos + 1); + let pad = &data[pos..(pos + 8)]; + assert_eq!(pad, &bits![1, 1, 1, 1, 1, 1, 1, 1]); + pos += 8; + assert_eq!(pos, data.len()); } - let post = &data[pos..(pos + 8)]; - assert_eq!(post, &bits![0, 1, 1, 1, 1, 1, 1, 1]); - pos += 8; - println!("END {bitlen} {pos} {l}", l = data.len()); } - struct Xc5200Crc { crc: u16, } @@ -2190,7 +2264,7 @@ pub fn parse(geom: &BitstreamGeom, data: &[u8], key: &KeyData) -> Bitstream { }), }; match res.kind { - DeviceKind::Xc4000 => parse_xc4000_bitstream(&mut res, data), + DeviceKind::Xc4000 | DeviceKind::S40Xl => parse_xc4000_bitstream(&mut res, data), DeviceKind::Xc5200 => parse_xc5200_bitstream(&mut res, data), DeviceKind::Virtex | DeviceKind::Virtex2 => parse_virtex_bitstream(&mut res, data, key), DeviceKind::Spartan3A => parse_spartan3a_bitstream(&mut res, data, key), diff --git a/prjcombine_xc4k/Cargo.toml b/prjcombine_xc4000/Cargo.toml similarity index 89% rename from prjcombine_xc4k/Cargo.toml rename to prjcombine_xc4000/Cargo.toml index ec39f39b..e38164f9 100644 --- a/prjcombine_xc4k/Cargo.toml +++ b/prjcombine_xc4000/Cargo.toml @@ -1,5 +1,5 @@ [package] -name = "prjcombine_xc4k" +name = "prjcombine_xc4000" version.workspace = true edition.workspace = true diff --git a/prjcombine_xc4k/src/bond.rs b/prjcombine_xc4000/src/bond.rs similarity index 100% rename from prjcombine_xc4k/src/bond.rs rename to prjcombine_xc4000/src/bond.rs diff --git a/prjcombine_xc4k/src/expand.rs b/prjcombine_xc4000/src/expand.rs similarity index 85% rename from prjcombine_xc4k/src/expand.rs rename to prjcombine_xc4000/src/expand.rs index 8dbbb5e6..843794f1 100644 --- a/prjcombine_xc4k/src/expand.rs +++ b/prjcombine_xc4000/src/expand.rs @@ -105,6 +105,88 @@ impl Grid { } } + fn get_bio_node(&self, col: ColId) -> &'static str { + if col == self.col_lio() + 1 { + "IO.BS.L" + } else if col == self.col_rio() - 1 { + "IO.B.R" + } else if col.to_idx() % 2 == 0 { + "IO.B" + } else { + "IO.BS" + } + } + + fn get_tio_node(&self, col: ColId) -> &'static str { + if col == self.col_lio() + 1 { + "IO.TS.L" + } else if col == self.col_rio() - 1 { + "IO.T.R" + } else if col.to_idx() % 2 == 0 { + "IO.T" + } else { + "IO.TS" + } + } + + fn get_lio_node(&self, row: RowId) -> &'static str { + if row == self.row_bio() + 1 { + "IO.LS.B" + } else if row == self.row_tio() - 1 { + "IO.L.T" + } else if self.kind.is_xl() && row == self.row_qb() { + if row.to_idx() % 2 == 0 { + "IO.L.FB" + } else { + "IO.LS.FB" + } + } else if self.kind.is_xl() && row == self.row_qt() - 1 { + if row.to_idx() % 2 == 0 { + "IO.L.FT" + } else { + "IO.LS.FT" + } + } else if row.to_idx() % 2 == 0 { + "IO.L" + } else { + "IO.LS" + } + } + + fn get_rio_node(&self, row: RowId) -> &'static str { + let row_f = if self.is_buff_large { + self.row_qb() + 1 + } else { + self.row_qb() + }; + let row_f1 = if self.is_buff_large { + self.row_qt() - 2 + } else { + self.row_qt() - 1 + }; + if row == self.row_bio() + 1 { + "IO.RS.B" + } else if row == self.row_tio() - 1 { + "IO.R.T" + } else if self.kind.is_xl() && row == row_f { + if row.to_idx() % 2 == 0 { + "IO.R.FB" + } else { + "IO.RS.FB" + } + } else if self.kind.is_xl() && row == row_f1 { + if row.to_idx() % 2 == 0 { + "IO.R.FT" + } else { + "IO.RS.FT" + } + } else if row.to_idx() % 2 == 0 { + "IO.R" + } else { + "IO.RS" + } + } + fn get_tile_name(&self, col: ColId, row: RowId) -> String { let r = self.row_tio().to_idx() - row.to_idx(); let c = col.to_idx(); @@ -155,9 +237,9 @@ impl Grid { if row == self.row_bio() { let node = grid.add_xnode( (col, row), - db.get_node("LL"), + db.get_node("CNR.BL"), &[&name, &self.get_tile_name(col + 1, row)], - db.get_node_naming("LL"), + db.get_node_naming("CNR.BL"), &[(col, row), (col + 1, row)], ); if self.kind == GridKind::SpartanXl { @@ -203,14 +285,14 @@ impl Grid { } else if row == self.row_tio() { let node = grid.add_xnode( (col, row), - db.get_node("UL"), + db.get_node("CNR.TL"), &[ &name, &self.get_tile_name(col + 1, row), &self.get_tile_name(col, row - 1), &self.get_tile_name(col + 1, row - 1), ], - db.get_node_naming("UL"), + db.get_node_naming("CNR.TL"), &[ (col, row), (col + 1, row), @@ -253,12 +335,14 @@ impl Grid { node.add_bel(11, "BSCAN".to_string()); } } else { + let node = self.get_lio_node(row); let kind = self.get_lio_kind(row); let kind_s = self.get_lio_kind(row - 1); let mut names = vec![ self.get_tile_name(col, row), self.get_tile_name(col, row - 1), self.get_tile_name(col + 1, row), + self.get_tile_name(col, row + 1), ]; if self.kind == GridKind::Xc4000Xv { names.push(format!("LHIR{r}")); @@ -266,10 +350,10 @@ impl Grid { let names_ref: Vec<&str> = names.iter().map(|x| &**x).collect(); let node = grid.add_xnode( (col, row), - db.get_node(kind), + db.get_node(node), &names_ref, db.get_node_naming(&format!("{kind}.{kind_s}")), - &[(col, row), (col, row - 1), (col + 1, row)], + &[(col, row), (col, row - 1), (col + 1, row), (col, row + 1)], ); let p = (self.columns - 2) * 4 + (self.rows - 2) * 2 @@ -288,7 +372,7 @@ impl Grid { } if self.kind == GridKind::Xc4000Xv { node.tie_name = Some(format!("TIE_R{r}C{c}.1")); - node.tie_rt = NodeRawTileId::from_idx(3); + node.tie_rt = NodeRawTileId::from_idx(4); } } } @@ -298,7 +382,7 @@ impl Grid { let r = row_t.to_idx() - row.to_idx(); if row == self.row_bio() { - let node = grid.fill_tile((col, row), "LR", "LR", name); + let node = grid.fill_tile((col, row), "CNR.BR", "CNR.BR", name); if self.kind == GridKind::SpartanXl { node.add_bel(0, "BUFGLS_SSE".to_string()); node.add_bel(1, "BUFGLS_ESE".to_string()); @@ -340,9 +424,9 @@ impl Grid { } else if row == self.row_tio() { let node = grid.add_xnode( (col, row), - db.get_node("UR"), + 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-426,12 +512,14 @@ impl Grid { let r = row_t.to_idx() - row.to_idx(); if row == self.row_bio() { + let node = self.get_bio_node(col); let kind = self.get_bio_kind(col); let kind_e = self.get_bio_kind(col + 1); let mut names = vec![ name, - self.get_tile_name(col + 1, row), self.get_tile_name(col, row + 1), + self.get_tile_name(col + 1, row), + self.get_tile_name(col - 1, row), ]; if self.kind == GridKind::Xc4000Xv { names.push(format!("BVIC{c}")); @@ -439,10 +527,10 @@ impl Grid { let names_ref: Vec<&str> = names.iter().map(|x| &**x).collect(); let node = grid.add_xnode( (col, row), - db.get_node(kind), + db.get_node(node), &names_ref, db.get_node_naming(&format!("{kind}.{kind_e}")), - &[(col, row), (col + 1, row), (col, row + 1)], + &[(col, row), (col, row + 1), (col + 1, row), (col - 1, row)], ); let p = (self.columns - 2) * 2 + (self.rows - 2) * 2 @@ -458,13 +546,13 @@ impl Grid { } node.tie_name = Some(format!("TIE_R{r}C{c}.1")); } else if row == self.row_tio() { + let node = self.get_tio_node(col); let kind = self.get_tio_kind(col); let kind_e = self.get_tio_kind(col + 1); let mut names = vec![ name, self.get_tile_name(col + 1, row), - self.get_tile_name(col, row - 1), - self.get_tile_name(col + 1, row - 1), + self.get_tile_name(col - 1, row), ]; if self.kind == GridKind::Xc4000Xv { names.push(format!("TVIC{c}")); @@ -473,15 +561,10 @@ impl Grid { let node = grid.add_xnode( (col, row), - db.get_node(kind), + db.get_node(node), &names_ref, db.get_node_naming(&format!("{kind}.{kind_e}")), - &[ - (col, row), - (col + 1, row), - (col, row - 1), - (col + 1, row - 1), - ], + &[(col, row), (col + 1, row), (col - 1, row)], ); let p = (col.to_idx() - 1) * 2 + 1; node.add_bel(0, format!("PAD{p}")); @@ -493,40 +576,47 @@ impl Grid { } if self.kind == GridKind::Xc4000Xv { node.tie_name = Some(format!("TIE_R{r}C{c}.1")); - node.tie_rt = NodeRawTileId::from_idx(4); + node.tie_rt = NodeRawTileId::from_idx(3); } } else { let kind = if row == self.row_bio() + 1 { - "CLB.B" + if col == self.col_lio() + 1 { + "CLB.LB" + } else if col == self.col_rio() - 1 { + "CLB.RB" + } else { + "CLB.B" + } } else if row == self.row_tio() - 1 { - "CLB.T" + if col == self.col_lio() + 1 { + "CLB.LT" + } else if col == self.col_rio() - 1 { + "CLB.RT" + } else { + "CLB.T" + } } else { - "CLB" + if col == self.col_lio() + 1 { + "CLB.L" + } else if col == self.col_rio() - 1 { + "CLB.R" + } else { + "CLB" + } }; let mut naming = "CLB".to_string(); - if row == self.row_bio() + 1 { - let kind_s = self.get_bio_kind(col); - let kind_se = self.get_bio_kind(col + 1); - write!(naming, ".{kind_s}.{kind_se}").unwrap(); + if row == self.row_tio() - 1 { + let kind_n = self.get_tio_kind(col); + write!(naming, ".{kind_n}").unwrap(); } if col == self.col_rio() - 1 { - if row != self.row_bio() + 1 { - let kind_se = self.get_rio_kind(row - 1); - write!(naming, ".{kind_se}").unwrap(); - } let kind_e = self.get_rio_kind(row); write!(naming, ".{kind_e}").unwrap(); } - if row == self.row_tio() - 1 { - let kind_n = self.get_tio_kind(col); - write!(naming, ".{kind_n}").unwrap(); - } let mut names = vec![ name, - self.get_tile_name(col, row - 1), - self.get_tile_name(col + 1, row - 1), - self.get_tile_name(col + 1, row), self.get_tile_name(col, row + 1), + self.get_tile_name(col + 1, row), ]; if self.kind == GridKind::Xc4000Xv { names.extend([ @@ -541,13 +631,7 @@ impl Grid { db.get_node(kind), &names_ref, db.get_node_naming(&naming), - &[ - (col, row), - (col, row - 1), - (col + 1, row - 1), - (col + 1, row), - (col, row + 1), - ], + &[(col, row), (col, row + 1), (col + 1, row)], ); node.add_bel(0, format!("CLB_R{r}C{c}")); node.add_bel(1, format!("TBUF_R{r}C{c}.2")); @@ -576,18 +660,24 @@ impl Grid { grid.fill_term_pair_anon((col - 1, row), (col, row), llhq_e, llhq_w); } let (kind, naming, name) = if row == self.row_bio() { - ("LLHQ.B", "LLHQ.B", format!("BQ{lr}")) + ("LLHQ.IO.B", "LLHQ.IO.B", format!("BQ{lr}")) } else if row == self.row_tio() { - ("LLHQ.T", "LLHQ.T", format!("TQ{lr}")) + ("LLHQ.IO.T", "LLHQ.IO.T", format!("TQ{lr}")) } else { ( - "LLHQ", + if row == self.row_bio() + 1 { + "LLHQ.CLB.B" + } else if row == self.row_tio() - 1 { + "LLHQ.CLB.T" + } else { + "LLHQ.CLB" + }, if self.kind != GridKind::Xc4000Xv { - "LLHQ" + "LLHQ.CLB" } else if row >= self.row_qb() && row < self.row_qt() { - "LLHQ.I" + "LLHQ.CLB.I" } else { - "LLHQ.O" + "LLHQ.CLB.O" }, format!("VQ{lr}R{r}"), ) @@ -599,7 +689,7 @@ impl Grid { db.get_node_naming(naming), &[(col - 1, row), (col, row)], ); - if kind == "LLHQ" { + if row != self.row_bio() && row != self.row_tio() { if self.kind == GridKind::Xc4000Xla { node.add_bel(0, format!("PULLUP_R{r}C{cc}.4", cc = c - 1)); node.add_bel(1, format!("PULLUP_R{r}C{c}.2")); @@ -617,16 +707,20 @@ impl Grid { let c = col.to_idx(); grid.fill_term_pair_anon((col - 1, row), (col, row), llhc_e, llhc_w); let (kind, naming, name) = if row == self.row_bio() { - ("LLHC.B", "LLHC.B", "BM".to_string()) + ("LLHC.IO.B", "LLHC.IO.B", "BM".to_string()) } else if row == self.row_tio() { - ("LLHC.T", "LLHC.T", "TM".to_string()) + ("LLHC.IO.T", "LLHC.IO.T", "TM".to_string()) } else { ( - "LLHC", + if row == self.row_bio() + 1 { + "LLHC.CLB.B" + } else { + "LLHC.CLB" + }, if row >= self.row_qb() && row < self.row_qt() { - "LLHC.I" + "LLHC.CLB.I" } else { - "LLHC.O" + "LLHC.CLB.O" }, format!("VMR{r}"), ) @@ -675,30 +769,42 @@ impl Grid { grid.fill_term_pair_anon((col, row - 1), (col, row), llvq_n, llvq_s); let (kind, naming, name) = if col == self.col_lio() { ( - if bt == 'B' { "LLVQ.L.B" } else { "LLVQ.L.T" }, - if bt == 'B' { "LLVQ.L.B" } else { "LLVQ.L.T" }, + if bt == 'B' { + "LLVQ.IO.L.B" + } else { + "LLVQ.IO.L.T" + }, + if bt == 'B' { + "LLVQ.IO.L.B" + } else { + "LLVQ.IO.L.T" + }, format!("LQ{bt}"), ) } else if col == self.col_rio() { ( - if bt == 'B' { "LLVQ.R.B" } else { "LLVQ.R.T" }, + if bt == 'B' { + "LLVQ.IO.R.B" + } else { + "LLVQ.IO.R.T" + }, if self.is_buff_large { if bt == 'B' { - "LLVQ.R.B" + "LLVQ.IO.R.B" } else { - "LLVQ.R.T" + "LLVQ.IO.R.T" } } else { if bt == 'B' { - "LLVQ.R.BS" + "LLVQ.IO.R.BS" } else { - "LLVQ.R.TS" + "LLVQ.IO.R.TS" } }, format!("RQ{bt}"), ) } else { - ("LLVQ", "LLVQ", format!("HQ{bt}C{c}")) + ("LLVQ.CLB", "LLVQ.CLB", format!("HQ{bt}C{c}")) }; let node = grid.add_xnode( (col, row), @@ -709,7 +815,7 @@ impl Grid { ); let sn = if bt == 'B' { 'S' } else { 'N' }; let we = if col == self.col_lio() { 'W' } else { 'E' }; - if kind != "LLVQ" { + if kind != "LLVQ.CLB" { node.add_bel(0, format!("BUFF_{sn}{we}")); } } @@ -717,11 +823,11 @@ impl Grid { let r = row_t.to_idx() - row.to_idx() + 1; grid.fill_term_pair_anon((col, row - 1), (col, row), llvc_n, llvc_s); let (kind, name) = if col == self.col_lio() { - ("LLVC.L", "LM".to_string()) + ("LLVC.IO.L", "LM".to_string()) } else if col == self.col_rio() { - ("LLVC.R", "RM".to_string()) + ("LLVC.IO.R", "RM".to_string()) } else { - ("LLVC", format!("HMC{c}")) + ("LLVC.CLB", format!("HMC{c}")) }; let node = grid.add_xnode( (col, row), @@ -754,7 +860,6 @@ impl Grid { ); } } - // XXX } else { grid.add_xnode( (self.col_mid(), self.row_mid()), @@ -787,16 +892,20 @@ impl Grid { let r = row_t.to_idx() - row.to_idx(); grid.fill_term_pair_anon((col - 1, row), (col, row), llhc_e, llhc_w); let (kind, naming, name) = if row == self.row_bio() { - ("LLH.B", "LLH.B", "BM".to_string()) + ("LLH.IO.B", "LLH.IO.B", "BM".to_string()) } else if row == self.row_tio() { - ("LLH.T", "LLH.T", "TM".to_string()) + ("LLH.IO.T", "LLH.IO.T", "TM".to_string()) } else { ( - "LLH", + if row == self.row_bio() + 1 { + "LLH.CLB.B" + } else { + "LLH.CLB" + }, if row < self.row_mid() { - "LLH.CB" + "LLH.CLB.B" } else { - "LLH.CT" + "LLH.CLB.T" }, format!("VMR{r}"), ) @@ -818,11 +927,11 @@ impl Grid { grid.fill_term_pair_anon((col, row - 1), (col, row), llvc_n, llvc_s); let c = col.to_idx(); let (kind, name) = if col == self.col_lio() { - ("LLV.L", "LM".to_string()) + ("LLV.IO.L", "LM".to_string()) } else if col == self.col_rio() { - ("LLV.R", "RM".to_string()) + ("LLV.IO.R", "RM".to_string()) } else { - ("LLV", format!("HMC{c}")) + ("LLV.CLB", format!("HMC{c}")) }; grid.add_xnode( (col, row), @@ -941,54 +1050,22 @@ impl Grid { for row in grid.rows() { if self.kind.is_xl() && row == self.row_qb() { qb_framebit = Some(frame_len); - frame_len += 2; + frame_len += self.btile_height_brk(); } if self.kind.is_xl() && row == self.row_qt() { qt_framebit = Some(frame_len); - frame_len += 2; + frame_len += self.btile_height_brk(); } if row == self.row_mid() { + if matches!(self.kind, GridKind::Xc4000Ex | GridKind::Xc4000Xla) { + // padding + frame_len += 2; + } spine_framebit = Some(frame_len); - frame_len += match self.kind { - GridKind::Xc4000 - | GridKind::Xc4000A - | GridKind::Xc4000H - | GridKind::Xc4000E => 1, - GridKind::Xc4000Ex - | GridKind::Xc4000Xla - | GridKind::Xc4000Xv - | GridKind::SpartanXl => 2, - }; + frame_len += self.btile_height_clk(); } row_framebit.push(frame_len); - let height = if row == self.row_bio() { - match self.kind { - GridKind::Xc4000 | GridKind::Xc4000E => 13, - GridKind::Xc4000A => todo!(), - GridKind::Xc4000H => todo!(), - GridKind::Xc4000Ex | GridKind::Xc4000Xla => 16, - GridKind::Xc4000Xv => 17, - GridKind::SpartanXl => 13, - } - } else if row == self.row_tio() { - match self.kind { - GridKind::Xc4000 | GridKind::Xc4000E => 7, - GridKind::Xc4000A => todo!(), - GridKind::Xc4000H => todo!(), - GridKind::Xc4000Ex | GridKind::Xc4000Xla => 8, - GridKind::Xc4000Xv => 9, - GridKind::SpartanXl => 7, - } - } else { - match self.kind { - GridKind::Xc4000 | GridKind::Xc4000E => 10, - GridKind::Xc4000A => todo!(), - GridKind::Xc4000H => todo!(), - GridKind::Xc4000Ex | GridKind::Xc4000Xla => 12, - GridKind::Xc4000Xv => 13, - GridKind::SpartanXl => 10, - } - }; + let height = self.btile_height_main(row); frame_len += height; } let spine_framebit = spine_framebit.unwrap(); @@ -1000,29 +1077,7 @@ impl Grid { let mut qr_frame = None; let mut col_frame: EntityVec<_, _> = grid.cols().map(|_| 0).collect(); for col in grid.cols().rev() { - // TODO - let width = if col == self.col_lio() { - match self.kind { - GridKind::Xc4000 | GridKind::Xc4000E | GridKind::SpartanXl => 26, - GridKind::Xc4000A => todo!(), - GridKind::Xc4000H => todo!(), - GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv => 27, - } - } else if col == self.col_rio() { - match self.kind { - GridKind::Xc4000 | GridKind::Xc4000E | GridKind::SpartanXl => 41, - GridKind::Xc4000A => todo!(), - GridKind::Xc4000H => todo!(), - GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv => 52, - } - } else { - match self.kind { - GridKind::Xc4000 | GridKind::Xc4000E | GridKind::SpartanXl => 36, - GridKind::Xc4000A => todo!(), - GridKind::Xc4000H => todo!(), - GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv => 47, - } - }; + let width = self.btile_width_main(col); col_frame[col] = frame_info.len(); for _ in 0..width { let minor = frame_info.len(); @@ -1037,15 +1092,7 @@ impl Grid { }); } if col == self.col_mid() { - let width = match self.kind { - GridKind::Xc4000 | GridKind::Xc4000E => 1, - GridKind::Xc4000A => todo!(), - GridKind::Xc4000H => todo!(), - GridKind::Xc4000Ex - | GridKind::Xc4000Xla - | GridKind::Xc4000Xv - | GridKind::SpartanXl => 2, - }; + let width = self.btile_width_clk(); spine_frame = Some(frame_info.len()); for _ in 0..width { let minor = frame_info.len(); @@ -1098,7 +1145,11 @@ impl Grid { iob_frame_len: 0, }; let bs_geom = BitstreamGeom { - kind: DeviceKind::Xc4000, + kind: if self.kind == GridKind::SpartanXl && self.columns == 30 { + DeviceKind::S40Xl + } else { + DeviceKind::Xc4000 + }, die: [die_bs_geom].into_iter().collect(), die_order: vec![DieId::from_idx(0)], }; diff --git a/prjcombine_xc4000/src/expanded.rs b/prjcombine_xc4000/src/expanded.rs new file mode 100644 index 00000000..9417d476 --- /dev/null +++ b/prjcombine_xc4000/src/expanded.rs @@ -0,0 +1,98 @@ +use prjcombine_int::{ + db::{BelId, BelInfo, BelNaming}, + grid::{ColId, DieId, ExpandedGrid, ExpandedTileNode, RowId}, +}; +use prjcombine_virtex_bitstream::{BitTile, BitstreamGeom}; +use unnamed_entity::{EntityId, EntityVec}; + +use crate::grid::{Grid, IoCoord}; + +#[derive(Debug)] +pub struct Io { + pub name: String, + pub crd: IoCoord, +} + +pub struct ExpandedDevice<'a> { + pub grid: &'a Grid, + pub egrid: ExpandedGrid<'a>, + pub io: Vec, + pub bs_geom: BitstreamGeom, + pub spine_frame: usize, + pub quarter_frame: Option<(usize, usize)>, + pub col_frame: EntityVec, + pub spine_framebit: usize, + pub quarter_framebit: Option<(usize, usize)>, + pub row_framebit: EntityVec, +} + +impl<'a> ExpandedDevice<'a> { + pub fn get_io_bel( + &'a self, + coord: IoCoord, + ) -> Option<(&'a ExpandedTileNode, &'a BelInfo, &'a BelNaming, &'a str)> { + let die = self.egrid.die(DieId::from_idx(0)); + let node = die.tile((coord.col, coord.row)).nodes.first()?; + let nk = &self.egrid.db.nodes[node.kind]; + let naming = &self.egrid.db.node_namings[node.naming]; + let bel = BelId::from_idx(coord.iob.to_idx()); + Some((node, &nk.bels[bel], &naming.bels[bel], &node.bels[bel])) + } + + pub fn btile_main(&self, col: ColId, row: RowId) -> BitTile { + BitTile::Main( + DieId::from_idx(0), + self.col_frame[col], + self.grid.btile_width_main(col), + self.row_framebit[row], + self.grid.btile_height_main(row), + false, + ) + } + + pub fn btile_llv(&self, col: ColId, row: RowId) -> BitTile { + let (bit, height) = if row == self.grid.row_mid() { + (self.spine_framebit, self.grid.btile_height_clk()) + } else if row == self.grid.row_qb() { + ( + self.quarter_framebit.unwrap().0, + self.grid.btile_height_brk(), + ) + } else if row == self.grid.row_qt() { + ( + self.quarter_framebit.unwrap().1, + self.grid.btile_height_brk(), + ) + } else { + unreachable!() + }; + BitTile::Main( + DieId::from_idx(0), + self.col_frame[col], + self.grid.btile_width_main(col), + bit, + height, + false, + ) + } + + pub fn btile_llh(&self, col: ColId, row: RowId) -> BitTile { + let (frame, width) = if col == self.grid.col_mid() { + (self.spine_frame, self.grid.btile_width_clk()) + } else if col == self.grid.col_ql() { + (self.quarter_frame.unwrap().0, self.grid.btile_width_brk()) + } else if col == self.grid.col_qr() { + (self.quarter_frame.unwrap().1, self.grid.btile_width_brk()) + } else { + unreachable!() + }; + BitTile::Main( + DieId::from_idx(0), + frame, + width, + self.row_framebit[row], + self.grid.btile_height_main(row), + false, + ) + } +} diff --git a/prjcombine_xc4000/src/grid.rs b/prjcombine_xc4000/src/grid.rs new file mode 100644 index 00000000..df698f96 --- /dev/null +++ b/prjcombine_xc4000/src/grid.rs @@ -0,0 +1,193 @@ +use prjcombine_int::grid::{ColId, RowId}; +use serde::{Deserialize, Serialize}; +use std::collections::BTreeMap; +use unnamed_entity::{entity_id, EntityId}; + +entity_id! { + pub id TileIobId u8; +} + +#[derive(Clone, Copy, Debug, Eq, PartialEq, Serialize, Deserialize)] +pub enum GridKind { + // plain, D (no memory) + Xc4000, + Xc4000A, + Xc4000H, + // E, L, Spartan + Xc4000E, + // EX, XL + Xc4000Ex, + Xc4000Xla, + Xc4000Xv, + SpartanXl, +} + +impl GridKind { + pub fn is_xl(self) -> bool { + matches!(self, Self::Xc4000Ex | Self::Xc4000Xla | Self::Xc4000Xv) + } + pub fn is_clb_xl(self) -> bool { + matches!( + self, + Self::SpartanXl | Self::Xc4000Ex | Self::Xc4000Xla | Self::Xc4000Xv + ) + } +} + +#[derive(Clone, Debug, Eq, PartialEq, Serialize, Deserialize)] +pub struct Grid { + pub kind: GridKind, + pub columns: usize, + pub rows: usize, + pub cfg_io: BTreeMap, + pub is_buff_large: bool, +} + +#[derive(Clone, Copy, Debug, Eq, PartialEq, Ord, PartialOrd, Hash, Serialize, Deserialize)] +pub enum SharedCfgPin { + Tck, + Tdi, + Tms, + Addr(u8), + Data(u8), + Ldc, + Hdc, + InitB, + Cs0B, + RsB, + Dout, + BusyB, +} + +#[derive(Copy, Clone, Debug, Eq, PartialEq, Hash, Ord, PartialOrd, Serialize, Deserialize)] +pub struct IoCoord { + pub col: ColId, + pub row: RowId, + pub iob: TileIobId, +} + +impl Grid { + pub fn col_lio(&self) -> ColId { + ColId::from_idx(0) + } + + pub fn col_rio(&self) -> ColId { + ColId::from_idx(self.columns - 1) + } + + pub fn row_bio(&self) -> RowId { + RowId::from_idx(0) + } + + pub fn row_tio(&self) -> RowId { + RowId::from_idx(self.rows - 1) + } + + pub fn col_mid(&self) -> ColId { + ColId::from_idx(self.columns / 2) + } + + pub fn row_mid(&self) -> RowId { + RowId::from_idx(self.rows / 2) + } + + pub fn col_ql(&self) -> ColId { + ColId::from_idx((self.columns + 2) / 4) + } + + pub fn col_qr(&self) -> ColId { + ColId::from_idx(3 * self.columns / 4) + } + + pub fn row_qb(&self) -> RowId { + RowId::from_idx((self.rows + 2) / 4) + } + + pub fn row_qt(&self) -> RowId { + RowId::from_idx(3 * self.rows / 4) + } + + pub fn btile_height_main(&self, row: RowId) -> usize { + if row == self.row_bio() { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000E => 13, + GridKind::Xc4000A => todo!(), + GridKind::Xc4000H => todo!(), + GridKind::Xc4000Ex | GridKind::Xc4000Xla => 16, + GridKind::Xc4000Xv => 17, + GridKind::SpartanXl => 13, + } + } else if row == self.row_tio() { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000E => 7, + GridKind::Xc4000A => todo!(), + GridKind::Xc4000H => todo!(), + GridKind::Xc4000Ex | GridKind::Xc4000Xla => 8, + GridKind::Xc4000Xv => 9, + GridKind::SpartanXl => 7, + } + } else { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000E => 10, + GridKind::Xc4000A => todo!(), + GridKind::Xc4000H => todo!(), + GridKind::Xc4000Ex | GridKind::Xc4000Xla => 12, + GridKind::Xc4000Xv => 13, + GridKind::SpartanXl => 10, + } + } + } + + pub fn btile_height_clk(&self) -> usize { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000A | GridKind::Xc4000H | GridKind::Xc4000E => 1, + GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl => { + 2 + } + } + } + + pub fn btile_height_brk(&self) -> usize { + 2 + } + + pub fn btile_width_main(&self, col: ColId) -> usize { + if col == self.col_lio() { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000E | GridKind::SpartanXl => 26, + GridKind::Xc4000A => todo!(), + GridKind::Xc4000H => todo!(), + GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv => 27, + } + } else if col == self.col_rio() { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000E | GridKind::SpartanXl => 41, + GridKind::Xc4000A => todo!(), + GridKind::Xc4000H => todo!(), + GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv => 52, + } + } else { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000E | GridKind::SpartanXl => 36, + GridKind::Xc4000A => todo!(), + GridKind::Xc4000H => todo!(), + GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv => 47, + } + } + } + + pub fn btile_width_clk(&self) -> usize { + match self.kind { + GridKind::Xc4000 | GridKind::Xc4000E => 1, + GridKind::Xc4000A => todo!(), + GridKind::Xc4000H => todo!(), + GridKind::Xc4000Ex | GridKind::Xc4000Xla | GridKind::Xc4000Xv | GridKind::SpartanXl => { + 2 + } + } + } + + pub fn btile_width_brk(&self) -> usize { + 1 + } +} diff --git a/prjcombine_xc4k/src/lib.rs b/prjcombine_xc4000/src/lib.rs similarity index 100% rename from prjcombine_xc4k/src/lib.rs rename to prjcombine_xc4000/src/lib.rs diff --git a/prjcombine_xc4k_rd2db/Cargo.toml b/prjcombine_xc4000_rd2db/Cargo.toml similarity index 81% rename from prjcombine_xc4k_rd2db/Cargo.toml rename to prjcombine_xc4000_rd2db/Cargo.toml index 80260475..b12d54c2 100644 --- a/prjcombine_xc4k_rd2db/Cargo.toml +++ b/prjcombine_xc4000_rd2db/Cargo.toml @@ -1,5 +1,5 @@ [package] -name = "prjcombine_xc4k_rd2db" +name = "prjcombine_xc4000_rd2db" version.workspace = true edition.workspace = true @@ -9,7 +9,7 @@ prjcombine_int.workspace = true prjcombine_rdintb.workspace = true prjcombine_rdgrid.workspace = true prjcombine_rawdump.workspace = true -prjcombine_xc4k.workspace = true +prjcombine_xc4000.workspace = true enum-map.workspace = true [lints] diff --git a/prjcombine_xc4k_rd2db/src/bond.rs b/prjcombine_xc4000_rd2db/src/bond.rs similarity index 98% rename from prjcombine_xc4k_rd2db/src/bond.rs rename to prjcombine_xc4000_rd2db/src/bond.rs index 28ba3f89..4ccccc82 100644 --- a/prjcombine_xc4k_rd2db/src/bond.rs +++ b/prjcombine_xc4000_rd2db/src/bond.rs @@ -1,7 +1,7 @@ use prjcombine_rawdump::PkgPin; -use prjcombine_xc4k::bond::{Bond, BondPin, CfgPin}; -use prjcombine_xc4k::expanded::ExpandedDevice; -use prjcombine_xc4k::grid::{GridKind, IoCoord, SharedCfgPin}; +use prjcombine_xc4000::bond::{Bond, BondPin, CfgPin}; +use prjcombine_xc4000::expanded::ExpandedDevice; +use prjcombine_xc4000::grid::{GridKind, IoCoord, SharedCfgPin}; use std::collections::{btree_map, BTreeMap, HashMap}; pub fn make_bond( diff --git a/prjcombine_xc4k_rd2db/src/grid.rs b/prjcombine_xc4000_rd2db/src/grid.rs similarity index 96% rename from prjcombine_xc4k_rd2db/src/grid.rs rename to prjcombine_xc4000_rd2db/src/grid.rs index 2c843586..4e6d0d48 100644 --- a/prjcombine_xc4k_rd2db/src/grid.rs +++ b/prjcombine_xc4000_rd2db/src/grid.rs @@ -1,5 +1,5 @@ use prjcombine_rawdump::{Part, TkSiteSlot}; -use prjcombine_xc4k::grid::{Grid, GridKind, IoCoord, SharedCfgPin, TileIobId}; +use prjcombine_xc4000::grid::{Grid, GridKind, IoCoord, SharedCfgPin, TileIobId}; use std::collections::{BTreeMap, HashMap}; use unnamed_entity::EntityId; diff --git a/prjcombine_xc4k_rd2db/src/int.rs b/prjcombine_xc4000_rd2db/src/int.rs similarity index 81% rename from prjcombine_xc4k_rd2db/src/int.rs rename to prjcombine_xc4000_rd2db/src/int.rs index f40af8a2..9bc40c86 100644 --- a/prjcombine_xc4k_rd2db/src/int.rs +++ b/prjcombine_xc4000_rd2db/src/int.rs @@ -47,21 +47,21 @@ fn fill_single_wires(builder: &mut IntBuilder) { let w = builder.wire( format!("SINGLE.H{i}"), WireKind::PipOut, - &[format!("CENTER_H{ii}")], + &[format!("CENTER_H{ii}R")], ); for k in BOT_KINDS.into_iter().chain(RT_KINDS).chain(["LR"]) { + builder.extra_name(format!("{k}_H{ii}R"), w); + } + for k in LEFT_KINDS.into_iter().chain(["LL"]) { builder.extra_name(format!("{k}_H{ii}"), w); } let w = builder.pip_branch( w, - Dir::W, - format!("SINGLE.H{i}.W"), - &[format!("CENTER_H{ii}R")], + Dir::E, + format!("SINGLE.H{i}.E"), + &[format!("CENTER_H{ii}")], ); for k in BOT_KINDS.into_iter().chain(RT_KINDS).chain(["LR"]) { - builder.extra_name(format!("{k}_H{ii}R"), w); - } - for k in LEFT_KINDS.into_iter().chain(["LL"]) { builder.extra_name(format!("{k}_H{ii}"), w); } } @@ -94,22 +94,27 @@ fn fill_single_wires(builder: &mut IntBuilder) { } fn fill_double_wires(builder: &mut IntBuilder) { - for (dir, hv, rt) in [(Dir::E, 'H', 'R'), (Dir::N, 'V', 'T')] { + for (dir, hv, rt0, rt2) in [(Dir::E, 'H', "R", ""), (Dir::S, 'V', "", "T")] { for i in 0..2 { let ii = [2, 3][i]; let w = builder.wire( format!("DOUBLE.{hv}{i}.0"), WireKind::PipOut, - &[format!("CENTER_D{hv}{ii}{rt}")], + &[format!("CENTER_D{hv}{ii}{rt0}")], ); for k in BOT_KINDS.into_iter().chain(RT_KINDS).chain(["LR"]) { - builder.extra_name(format!("{k}_D{hv}{ii}{rt}"), w); + builder.extra_name(format!("{k}_D{hv}{ii}{rt0}"), w); } if hv == 'H' { for k in LEFT_KINDS.into_iter().chain(["LL"]) { builder.extra_name(format!("{k}_D{hv}{ii}", ii = [1, 4][i]), w); } } + if hv == 'V' { + for k in TOP_KINDS.into_iter().chain(["UR"]) { + builder.extra_name(format!("{k}_D{hv}{ii}"), w); + } + } let ii = [1, 4][i]; let w = builder.pip_branch( w, @@ -134,15 +139,10 @@ fn fill_double_wires(builder: &mut IntBuilder) { w, dir, format!("DOUBLE.{hv}{i}.2"), - &[format!("CENTER_D{hv}{ii}")], + &[format!("CENTER_D{hv}{ii}{rt2}")], ); for k in BOT_KINDS.into_iter().chain(RT_KINDS).chain(["LR"]) { - builder.extra_name(format!("{k}_D{hv}{ii}"), w); - } - if hv == 'V' { - for k in TOP_KINDS.into_iter().chain(["UR"]) { - builder.extra_name(format!("{k}_D{hv}{ii}"), w); - } + builder.extra_name(format!("{k}_D{hv}{ii}{rt2}"), w); } } } @@ -222,13 +222,13 @@ fn fill_io_double_wires(builder: &mut IntBuilder, cnr_terms: &mut CnrTerms) { } for (i, n) in ["DMUX_OUTER", "DMUX_INNER"].into_iter().enumerate() { - let w = builder.mux_out(format!("IO.DMUX.H{i}"), &[format!("LR_B{n}")]); + let w = builder.mux_out(format!("IO.DBUF.H{i}"), &[format!("LR_B{n}")]); for k in BOT_KINDS.into_iter().chain(TOP_KINDS).chain(["UR"]) { builder.extra_name(format!("{k}_{n}"), w); } } for (i, n) in ["DMUX_OUTER", "DMUX_INNER"].into_iter().enumerate() { - let w = builder.mux_out(format!("IO.DMUX.V{i}"), &[format!("LR_R{n}")]); + let w = builder.mux_out(format!("IO.DBUF.V{i}"), &[format!("LR_R{n}")]); for k in LEFT_KINDS.into_iter().chain(RT_KINDS).chain(["LL"]) { builder.extra_name(format!("{k}_{n}"), w); } @@ -240,22 +240,27 @@ fn fill_quad_wires(builder: &mut IntBuilder) { return; } - for (dir, hv, rt) in [(Dir::E, 'H', 'R'), (Dir::N, 'V', 'T')] { + for (dir, hv, rt0, rt4) in [(Dir::E, 'H', "R", ""), (Dir::S, 'V', "", "T")] { for i in 0..3 { let ii = 4 * i + 4; let mut w = builder.wire( format!("QUAD.{hv}{i}.0"), WireKind::PipOut, - &[format!("CENTER_Q{hv}{ii}{rt}")], + &[format!("CENTER_Q{hv}{ii}{rt0}")], ); - for k in BOT_KINDS.into_iter().chain(RT_KINDS).chain(["LR"]) { - builder.extra_name(format!("{k}_Q{hv}{ii}{rt}"), w); + for k in BOT_KINDS + .into_iter() + .chain(TOP_KINDS) + .chain(RT_KINDS) + .chain(["LR", "UR"]) + { + builder.extra_name(format!("{k}_Q{hv}{ii}{rt0}"), w); } for k in LEFT_KINDS.into_iter().chain(["LL"]) { builder.extra_name(format!("{k}_Q{hv}{ii}"), w); } for j in 1..4 { - let ii = 4 * i + 4 - j; + let ii = if hv == 'H' { 4 * i + 4 - j } else { 4 * i + j }; w = builder.pip_branch( w, dir, @@ -276,7 +281,7 @@ fn fill_quad_wires(builder: &mut IntBuilder) { w, dir, format!("QUAD.{hv}{i}.4"), - &[format!("CENTER_Q{hv}{ii}")], + &[format!("CENTER_Q{hv}{ii}{rt4}")], ); for k in BOT_KINDS .into_iter() @@ -284,7 +289,7 @@ fn fill_quad_wires(builder: &mut IntBuilder) { .chain(RT_KINDS) .chain(["LR", "UR"]) { - builder.extra_name(format!("{k}_Q{hv}{ii}"), w); + builder.extra_name(format!("{k}_Q{hv}{ii}{rt4}"), w); } } } @@ -326,22 +331,21 @@ fn fill_octal_wires(builder: &mut IntBuilder) { let mut w = builder.wire( "OCTAL.V.0", WireKind::PipOut, - &["VHIBRK_OV8T", "BVIBRK_OV7"], + &["VHIBRK_OV8B", "TVIBRK_OV8"], ); for j in 1..8 { - let ii = 8 - j; w = builder.pip_branch( w, - Dir::N, + Dir::S, format!("OCTAL.V.{j}"), &[ - format!("VHIBRK_OV{ii}"), - format!("TVIBRK_OV{ii}"), - format!("BVIBRK_OV{ii}", ii = if j == 7 { 8 } else { 7 - j }), + format!("VHIBRK_OV{j}"), + format!("TVIBRK_OV{j}"), + format!("BVIBRK_OV{ii}", ii = if j == 1 { 8 } else { j - 1 }), ], ); } - builder.pip_branch(w, Dir::N, "OCTAL.V.8", &["VHIBRK_OV8B", "TVIBRK_OV8"]); + builder.pip_branch(w, Dir::S, "OCTAL.V.8", &["VHIBRK_OV8T", "BVIBRK_OV7"]); } fn fill_io_octal_wires(builder: &mut IntBuilder, cnr_terms: &mut CnrTerms) { @@ -611,7 +615,7 @@ fn fill_clk_wires(builder: &mut IntBuilder) { } if !matches!(&*builder.rd.family, "xc4000e" | "spartanxl") { - let w = builder.wire("KX", WireKind::MultiBranch(Dir::S), &["CENTER_KX"]); + let w = builder.wire("VCLK", WireKind::MultiBranch(Dir::S), &["CENTER_KX"]); builder.conn_branch(w, Dir::N, w); for k in BOT_KINDS .into_iter() @@ -623,7 +627,7 @@ fn fill_clk_wires(builder: &mut IntBuilder) { } let w = builder.wire( - "KX.IO", + "ECLK.V", WireKind::MultiBranch(Dir::S), &["LL_KX", "UL_KX", "LR_LRKX", "UR_URKX"], ); @@ -636,7 +640,7 @@ fn fill_clk_wires(builder: &mut IntBuilder) { } let w = builder.wire( - "FCLK.H", + "ECLK.H", WireKind::MultiBranch(Dir::W), &["LR_FCLK", "UR_FCLK", "LL_FCLK", "UL_FCLK"], ); @@ -707,49 +711,78 @@ fn fill_clk_wires(builder: &mut IntBuilder) { } } -fn fill_imux_wires(builder: &mut IntBuilder) -> Vec { +fn fill_imux_wires(builder: &mut IntBuilder) -> (Vec, Vec) { let mut imux_wires = vec![]; - for pin in [ - "F1", "F2", "F3", "F4", "G1", "G2", "G3", "G4", "C1", "C2", "C3", "C4", "K", + let mut imux_nw = vec![]; + for (pin, opin) in [("F1", "O_2"), ("G1", "O_1"), ("C1", "TXIN2")] { + let w = builder.mux_out(format!("IMUX.CLB.{pin}"), &[format!("CENTER_{pin}")]); + imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); + for &k in &RT_KINDS { + builder.extra_name(format!("{k}_{opin}"), w); + } + } + for (pin, opin) in [("F2", "O_1"), ("G2", "O_2"), ("C2", "TXIN2")] { + let w = builder.mux_out(format!("IMUX.CLB.{pin}"), &[format!("CENTER_{pin}T")]); + let ww = builder.branch( + w, + Dir::N, + format!("IMUX.CLB.{pin}.N"), + &[format!("CENTER_{pin}")], + ); + imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); + imux_wires.push(ww); + for k in LEFT_KINDS { + builder.extra_name(format!("{k}_{pin}R"), w); + } + builder.extra_name(format!("LL_{pin}"), w); + for k in TOP_KINDS { + builder.extra_name(format!("{k}_{opin}"), ww); + } + for k in BOT_KINDS { + builder.extra_name(format!("{k}_{pin}T"), w); + } + } + for (pin, opin) in [("F3", "O_2"), ("G3", "O_1"), ("C3", "TXIN2")] { + let w = builder.mux_out(format!("IMUX.CLB.{pin}"), &[format!("CENTER_{pin}L")]); + let ww = builder.branch( + w, + Dir::W, + format!("IMUX.CLB.{pin}.W"), + &[format!("CENTER_{pin}")], + ); + imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); + imux_wires.push(ww); + for &k in &RT_KINDS { + builder.extra_name(format!("{k}_{pin}L"), w); + } + for &k in &LEFT_KINDS { + builder.extra_name(format!("{k}_{opin}"), ww); + } + } + for (pin, opin, xname) in [ + ("F4", "O_1", "LR_HZ1"), + ("G4", "O_2", "LR_HZ3"), + ("C4", "TXIN2", "LR_HZ2"), ] { let w = builder.mux_out(format!("IMUX.CLB.{pin}"), &[format!("CENTER_{pin}")]); imux_wires.push(w); - if pin.ends_with('4') { - for k in RT_KINDS { - builder.extra_name(format!("{k}_{pin}"), w); - } - match pin { - "F4" => builder.extra_name("LR_HZ1", w), - "G4" => builder.extra_name("LR_HZ3", w), - "C4" => builder.extra_name("LR_HZ2", w), - _ => (), - } + imux_nw.push((NodeTileId::from_idx(0), w)); + for k in RT_KINDS { + builder.extra_name(format!("{k}_{pin}"), w); } - if pin.ends_with('2') { - for k in LEFT_KINDS { - builder.extra_name(format!("{k}_{pin}R"), w); - } - builder.extra_name(format!("LL_{pin}"), w); - } - let (kinds, opin): (&[_], _) = match pin { - "C1" => (&RT_KINDS, "TXIN2"), - "F1" => (&RT_KINDS, "O_1"), - "G1" => (&RT_KINDS, "O_2"), - "C2" => (&TOP_KINDS, "TXIN2"), - "F2" => (&TOP_KINDS, "O_1"), - "G2" => (&TOP_KINDS, "O_2"), - "C3" => (&LEFT_KINDS, "TXIN2"), - "F3" => (&LEFT_KINDS, "O_1"), - "G3" => (&LEFT_KINDS, "O_2"), - "C4" => (&BOT_KINDS, "TXIN2"), - "F4" => (&BOT_KINDS, "O_1"), - "G4" => (&BOT_KINDS, "O_2"), - _ => continue, - }; - for k in kinds { + builder.extra_name(xname, w); + for k in BOT_KINDS { builder.extra_name(format!("{k}_{opin}"), w); } } + { + let w = builder.mux_out("IMUX.CLB.K", &["CENTER_K"]); + imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); + } for i in 0..2 { let ii = i + 3; @@ -762,6 +795,7 @@ fn fill_imux_wires(builder: &mut IntBuilder) -> Vec { builder.extra_name(format!("{k}_TBUF{ii}{pin}"), w); } imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); } } @@ -784,6 +818,7 @@ fn fill_imux_wires(builder: &mut IntBuilder) -> Vec { } imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); } } @@ -792,6 +827,7 @@ fn fill_imux_wires(builder: &mut IntBuilder) -> Vec { builder.extra_name(format!("{k}_COUT"), w); } imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); for pin in ["CLK", "GSR", "GTS"] { builder.mux_out(format!("IMUX.STARTUP.{pin}"), &[format!("LR_STUP_{pin}")]); @@ -807,13 +843,19 @@ fn fill_imux_wires(builder: &mut IntBuilder) -> Vec { &["LL_BUFG_I_2", "UL_BUFG_I_1", "LR_BUFG_I_5", "UR_CLKIN"], ); - imux_wires.push(builder.mux_out("IMUX.TDO.O", &["UR_TDO_1"])); - imux_wires.push(builder.mux_out("IMUX.TDO.T", &["UR_TDO_2"])); - imux_wires.push(builder.mux_out("IMUX.RDBK.TRIG", &["LL_RDBK_TRIG"])); - imux_wires.push(builder.mux_out("IMUX.BSCAN.TDO1", &["UL_BSCAN2"])); - imux_wires.push(builder.mux_out("IMUX.BSCAN.TDO2", &["UL_BSCAN6"])); + for (n, xn) in [ + ("IMUX.TDO.O", "UR_TDO_1"), + ("IMUX.TDO.T", "UR_TDO_2"), + ("IMUX.RDBK.TRIG", "LL_RDBK_TRIG"), + ("IMUX.BSCAN.TDO1", "UL_BSCAN2"), + ("IMUX.BSCAN.TDO2", "UL_BSCAN6"), + ] { + let w = builder.mux_out(n, &[xn]); + imux_wires.push(w); + imux_nw.push((NodeTileId::from_idx(0), w)); + } - imux_wires + (imux_wires, imux_nw) } fn fill_out_wires(builder: &mut IntBuilder) { @@ -1038,11 +1080,7 @@ fn fill_out_wires(builder: &mut IntBuilder) { builder.stub_out(format!("CLKR_PU_RTX{i}T")); } - for pin in ["OSC2", "OSC3", "OSC4", "OSC5"] { - builder.logic_out(format!("OUT.OSC.{pin}"), &[format!("UR_{pin}")]); - } - - builder.mux_out("OUT.OSC.MUX1", &["UR_OSC_IN"]); + builder.logic_out("OUT.OSC.MUX1", &["UR_OSC_IN"]); for pin in ["DONEIN", "Q1Q4", "Q2", "Q3"] { builder.logic_out(format!("OUT.STARTUP.{pin}"), &[format!("LR_STUP_{pin}")]); @@ -1091,23 +1129,50 @@ fn fill_xc4000e_wirenames(builder: &mut IntBuilder) { } } -fn extract_clb(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { +fn extract_clb( + builder: &mut IntBuilder, + imux_wires: &[WireId], + imux_nw: &[NodeWireId], + force_names: &[(usize, String, WireId)], +) { let is_xv = builder.rd.family == "xc4000xv"; + let tbuf_wires = [ + builder.db.get_wire("LONG.H2"), + builder.db.get_wire("LONG.H3"), + ]; + for &crd in builder.rd.tiles_by_kind_name("CENTER") { - let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); - let xy_se = builder.walk_to_int(xy_s, Dir::E, true).unwrap(); let xy_e = builder.walk_to_int(crd, Dir::E, true).unwrap(); let xy_n = builder.walk_to_int(crd, Dir::N, true).unwrap(); - let kind = if xy_s.y == 0 { - "CLB.B" + let lx = if is_xv { 2 } else { 1 }; + let kind = if crd.y == 1 { + if crd.x == lx { + "CLB.LB" + } else if xy_e.x == builder.rd.width - 1 { + "CLB.RB" + } else { + "CLB.B" + } } else if xy_n.y == builder.rd.height - 1 { - "CLB.T" + if crd.x == lx { + "CLB.LT" + } else if xy_e.x == builder.rd.width - 1 { + "CLB.RT" + } else { + "CLB.T" + } } else { - "CLB" + if crd.x == lx { + "CLB.L" + } else if xy_e.x == builder.rd.width - 1 { + "CLB.R" + } else { + "CLB" + } }; let mut naming = "CLB".to_string(); - for xy in [xy_s, xy_se, xy_e, xy_n] { + for xy in [xy_n, xy_e] { let kind = builder.rd.tile_kinds.key(builder.rd.tiles[&xy].kind); if kind != "CENTER" { write!(naming, ".{kind}").unwrap(); @@ -1130,23 +1195,33 @@ fn extract_clb(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeW let mut xn = builder .xnode(kind, &naming, crd) - .num_tiles(5) - .raw_tile_single(xy_s, 1) - .raw_tile_single(xy_se, 2) - .raw_tile_single(xy_e, 3) - .raw_tile_single(xy_n, 4) + .num_tiles(3) + .raw_tile_single(xy_n, 1) + .raw_tile_single(xy_e, 2) .extract_muxes() .optin_muxes_tile(imux_nw) .skip_muxes(imux_wires) + .skip_muxes(&tbuf_wires) .bels(bels); + for &(rti, ref name, wire) in force_names { + xn = xn.force_name(rti, name, (NodeTileId::from_idx(0), wire)); + } + for (wt, wf) in [ + ("IMUX.CLB.F2", "IMUX.IOB0.CE"), + ("IMUX.CLB.G2", "IMUX.IOB1.CE"), + ] { + let wt = (NodeTileId::from_idx(0), xn.builder.db.get_wire(wt)); + let wf = (NodeTileId::from_idx(1), xn.builder.db.get_wire(wf)); + xn = xn.force_skip_pip(wt, wf); + } if is_xv { xn = xn .raw_tile(crd.delta(-1, 0)) .raw_tile(crd.delta(0, 1)) .raw_tile(crd.delta(-1, 1)) - .extract_muxes_rt(5) - .extract_muxes_rt(6) - .extract_muxes_rt(7); + .extract_muxes_rt(3) + .extract_muxes_rt(4) + .extract_muxes_rt(5); } xn.extract(); } @@ -1155,13 +1230,30 @@ fn extract_clb(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeW builder.inject_node_type_naming("CENTER", naming); } -fn extract_bot(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { +fn extract_bot( + builder: &mut IntBuilder, + imux_wires: &[WireId], + imux_nw: &[NodeWireId], + force_names: &[(usize, String, WireId)], +) { let is_xv = builder.rd.family == "xc4000xv"; - for tkn in BOT_KINDS { + let eclk_h = builder.db.wires.get("ECLK.H").map(|x| x.0); + let long_io = [ + builder.db.get_wire("LONG.IO.H0"), + builder.db.get_wire("LONG.IO.H1"), + builder.db.get_wire("LONG.IO.H3"), + ]; + for (nn, tkn) in [ + ("IO.B", "BOT"), + ("IO.B.R", "BOTRR"), + ("IO.BS", "BOTS"), + ("IO.BS.L", "BOTSL"), + ] { let mut found_naming = None; for &crd in builder.rd.tiles_by_kind_name(tkn) { let xy_n = builder.walk_to_int(crd, Dir::N, true).unwrap(); let xy_e = builder.walk_to_int(crd, Dir::E, true).unwrap(); + let xy_w = builder.walk_to_int(crd, Dir::W, true).unwrap(); let kind_e = builder.rd.tile_kinds.key(builder.rd.tiles[&xy_e].kind); let naming = format!("{tkn}.{kind_e}"); let mut bels = vec![]; @@ -1174,9 +1266,7 @@ fn extract_bot(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeW } } let cout_names: Vec<_> = BOT_KINDS.into_iter().map(|k| format!("{k}_COUT")).collect(); - if builder.rd.family == "xc4000e" { - // XXX - } else { + if builder.rd.family != "xc4000e" { bels.push( builder .bel_virtual("BOT_CIN") @@ -1184,16 +1274,38 @@ fn extract_bot(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeW ); } let mut xn = builder - .xnode(tkn, &naming, crd) - .num_tiles(3) - .raw_tile_single(xy_e, 1) - .raw_tile_single(xy_n, 2) + .xnode(nn, &naming, crd) + .num_tiles(4) + .raw_tile_single(xy_n, 1) + .raw_tile_single(xy_e, 2) + .raw_tile_single(xy_w, 3) .extract_muxes() .optin_muxes_tile(imux_nw) .skip_muxes(imux_wires) .bels(bels); + for &(rti, ref name, wire) in force_names { + xn = xn.force_name(rti, name, (NodeTileId::from_idx(0), wire)); + } + if let Some(eclk_h) = eclk_h { + if tkn == "BOTSL" { + xn = xn + .force_name(3, "LL_FCLK", (NodeTileId::from_idx(0), eclk_h)) + .force_name(3, "LL_BHLL1", (NodeTileId::from_idx(0), long_io[0])) + .force_name(3, "LL_BHLL2", (NodeTileId::from_idx(0), long_io[1])) + .force_name(3, "LL_BHLL4", (NodeTileId::from_idx(0), long_io[2])) + .optin_muxes_tile(&[(NodeTileId::from_idx(0), eclk_h)]); + } + } + for (wt, wf) in [ + ("IMUX.CLB.F4", "IMUX.IOB0.CE"), + ("IMUX.CLB.G4", "IMUX.IOB1.CE"), + ] { + let wt = (NodeTileId::from_idx(0), xn.builder.db.get_wire(wt)); + let wf = (NodeTileId::from_idx(0), xn.builder.db.get_wire(wf)); + xn = xn.force_skip_pip(wt, wf); + } if is_xv { - xn = xn.raw_tile(crd.delta(-1, 0)).extract_muxes_rt(3); + xn = xn.raw_tile(crd.delta(-1, 0)).extract_muxes_rt(4); } xn.extract(); found_naming = Some(naming); @@ -1205,12 +1317,22 @@ fn extract_bot(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeW fn extract_top(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { let is_xv = builder.rd.family == "xc4000xv"; - for tkn in TOP_KINDS { + let eclk_h = builder.db.wires.get("ECLK.H").map(|x| x.0); + let long_io = [ + builder.db.get_wire("LONG.IO.H0"), + builder.db.get_wire("LONG.IO.H1"), + builder.db.get_wire("LONG.IO.H3"), + ]; + for (nn, tkn) in [ + ("IO.T", "TOP"), + ("IO.T.R", "TOPRR"), + ("IO.TS", "TOPS"), + ("IO.TS.L", "TOPSL"), + ] { let mut found_naming = None; for &crd in builder.rd.tiles_by_kind_name(tkn) { let xy_e = builder.walk_to_int(crd, Dir::E, true).unwrap(); - let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); - let xy_se = builder.walk_to_int(xy_s, Dir::E, true).unwrap(); + let xy_w = builder.walk_to_int(crd, Dir::W, true).unwrap(); let kind_e = builder.rd.tile_kinds.key(builder.rd.tiles[&xy_e].kind); let naming = format!("{tkn}.{kind_e}"); @@ -1235,17 +1357,26 @@ fn extract_top(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeW ); } let mut xn = builder - .xnode(tkn, &naming, crd) - .num_tiles(4) + .xnode(nn, &naming, crd) + .num_tiles(3) .raw_tile_single(xy_e, 1) - .raw_tile_single(xy_s, 2) - .raw_tile_single(xy_se, 3) + .raw_tile_single(xy_w, 2) .extract_muxes() .optin_muxes_tile(imux_nw) .skip_muxes(imux_wires) .bels(bels); if is_xv { - xn = xn.raw_tile(crd.delta(-1, 0)).extract_muxes_rt(4); + xn = xn.raw_tile(crd.delta(-1, 0)).extract_muxes_rt(3); + } + if let Some(eclk_h) = eclk_h { + if tkn == "TOPSL" { + xn = xn + .force_name(2, "UL_FCLK", (NodeTileId::from_idx(0), eclk_h)) + .force_name(2, "UL_THLL1", (NodeTileId::from_idx(0), long_io[0])) + .force_name(2, "UL_THLL2", (NodeTileId::from_idx(0), long_io[1])) + .force_name(2, "UL_THLL4", (NodeTileId::from_idx(0), long_io[2])) + .optin_muxes_tile(&[(NodeTileId::from_idx(0), eclk_h)]); + } } xn.extract(); found_naming = Some(naming); @@ -1257,10 +1388,30 @@ fn extract_top(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeW fn extract_rt(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { let is_xv = builder.rd.family == "xc4000xv"; - for tkn in RT_KINDS { + let is_e = builder.rd.family == "xc4000e"; + let eclk_v = builder.db.wires.get("ECLK.V").map(|x| x.0); + let tbuf_wires = [ + builder.db.get_wire("LONG.H2"), + builder.db.get_wire("LONG.H3"), + ]; + let single_wires = [ + builder.db.get_wire("SINGLE.V3"), + builder.db.get_wire("SINGLE.V4"), + ]; + for (nn, tkn) in [ + ("IO.R", "RT"), + ("IO.R.T", "RTT"), + ("IO.R.FB", "RTF"), + ("IO.R.FT", "RTF1"), + ("IO.RS", "RTS"), + ("IO.RS.B", "RTSB"), + ("IO.RS.FB", "RTSF"), + ("IO.RS.FT", "RTSF1"), + ] { let mut found_naming = None; for &crd in builder.rd.tiles_by_kind_name(tkn) { let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); + let xy_n = builder.walk_to_int(crd, Dir::N, true).unwrap(); let kind_s = builder.rd.tile_kinds.key(builder.rd.tiles[&xy_s].kind); let naming = format!("{tkn}.{kind_s}"); @@ -1287,17 +1438,44 @@ fn extract_rt(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWi } let mut xn = builder - .xnode(tkn, &naming, crd) - .num_tiles(2) + .xnode(nn, &naming, crd) + .num_tiles(3) .raw_tile_single(xy_s, 1) + .raw_tile_single(xy_n, 2) .extract_muxes() .optin_muxes_tile(imux_nw) .skip_muxes(imux_wires) .bels(bels); + if is_e { + xn = xn + .skip_muxes(&tbuf_wires) + .force_pip( + (NodeTileId::from_idx(0), tbuf_wires[0]), + (NodeTileId::from_idx(0), single_wires[0]), + ) + .force_pip( + (NodeTileId::from_idx(0), tbuf_wires[1]), + (NodeTileId::from_idx(0), single_wires[1]), + ); + } + for (wt, wf) in [ + ("IMUX.CLB.G1", "IMUX.IOB0.CE"), + ("IMUX.CLB.F1", "IMUX.IOB1.CE"), + ] { + let wt = (NodeTileId::from_idx(0), xn.builder.db.get_wire(wt)); + let wf = (NodeTileId::from_idx(0), xn.builder.db.get_wire(wf)); + xn = xn.force_skip_pip(wt, wf); + } if is_xv { - xn = xn.raw_tile(crd.delta(0, 1)).extract_muxes_rt(2); + xn = xn.raw_tile(crd.delta(0, 1)).extract_muxes_rt(3); + } + if let Some(eclk_v) = eclk_v { + if tkn == "RTT" { + xn = xn + .force_name(2, "UR_URKX", (NodeTileId::from_idx(0), eclk_v)) + .optin_muxes_tile(&[(NodeTileId::from_idx(0), eclk_v)]); + } } - xn.extract(); found_naming = Some(naming); } @@ -1311,11 +1489,26 @@ fn extract_rt(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWi fn extract_left(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { let is_xv = builder.rd.family == "xc4000xv"; - for tkn in LEFT_KINDS { + let eclk_v = builder.db.wires.get("ECLK.V").map(|x| x.0); + let tbuf_wires = [ + builder.db.get_wire("LONG.H2"), + builder.db.get_wire("LONG.H3"), + ]; + for (nn, tkn) in [ + ("IO.L", "LEFT"), + ("IO.L.T", "LEFTT"), + ("IO.L.FB", "LEFTF"), + ("IO.L.FT", "LEFTF1"), + ("IO.LS", "LEFTS"), + ("IO.LS.B", "LEFTSB"), + ("IO.LS.FB", "LEFTSF"), + ("IO.LS.FT", "LEFTSF1"), + ] { let mut found_naming = None; for &crd in builder.rd.tiles_by_kind_name(tkn) { let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); let xy_e = builder.walk_to_int(crd, Dir::E, true).unwrap(); + let xy_n = builder.walk_to_int(crd, Dir::N, true).unwrap(); let kind_s = builder.rd.tile_kinds.key(builder.rd.tiles[&xy_s].kind); let naming = format!("{tkn}.{kind_s}"); @@ -1342,18 +1535,26 @@ fn extract_left(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[Node } let mut xn = builder - .xnode(tkn, &naming, crd) - .num_tiles(3) + .xnode(nn, &naming, crd) + .num_tiles(4) .raw_tile_single(xy_s, 1) .raw_tile_single(xy_e, 2) + .raw_tile_single(xy_n, 3) .extract_muxes() .optin_muxes_tile(imux_nw) .skip_muxes(imux_wires) + .skip_muxes(&tbuf_wires) .bels(bels); if is_xv { - xn = xn.raw_tile(crd.delta(0, 1)).extract_muxes_rt(3); + xn = xn.raw_tile(crd.delta(0, 1)).extract_muxes_rt(4); + } + if let Some(eclk_v) = eclk_v { + if tkn == "LEFTT" { + xn = xn + .force_name(3, "UL_KX", (NodeTileId::from_idx(0), eclk_v)) + .optin_muxes_tile(&[(NodeTileId::from_idx(0), eclk_v)]); + } } - xn.extract(); found_naming = Some(naming); } @@ -1449,7 +1650,7 @@ fn extract_lr(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWi ]); builder - .xnode("LR", "LR", crd) + .xnode("CNR.BR", "CNR.BR", crd) .extract_muxes() .optin_muxes_tile(imux_nw) .skip_muxes(imux_wires) @@ -1459,7 +1660,7 @@ fn extract_lr(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWi } fn extract_ur(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { - let wire_osc_out = builder.db.get_wire("OUT.LR.IOB1.I2"); + let eclk_v = builder.db.wires.get("ECLK.V").map(|x| x.0); for &crd in builder.rd.tiles_by_kind_name("UR") { let mut bels = vec![]; match &*builder.rd.family { @@ -1523,25 +1724,31 @@ fn extract_ur(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWi } bels.extend([ builder.bel_single("UPDATE", "UPDATE"), - builder.bel_single("OSC", "OSC"), + builder + .bel_single("OSC", "OSC") + .pins_name_only(&["F15", "F490", "F16K", "F500K"]) + .extra_int_out("OUT0", &["UR_SEG_4", "UR_OSC_OUT"]) + .extra_int_out("OUT1", &["UR_SEG_44", "UR_OSC_IN"]), builder.bel_single("TDO", "TDO"), ]); let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); - builder - .xnode("UR", "UR", crd) + let mut xn = builder + .xnode("CNR.TR", "CNR.TR", crd) .num_tiles(2) .raw_tile_single(xy_s, 1) .extract_muxes() .optin_muxes_tile(imux_nw) - .skip_muxes(imux_wires) - .optin_muxes(&[wire_osc_out]) - .bels(bels) - .extract(); + .skip_muxes(imux_wires); + if let Some(eclk_v) = eclk_v { + xn = xn.skip_muxes(&[eclk_v]); + } + xn.bels(bels).extract(); } } fn extract_ll(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { + let eclk_h = builder.db.wires.get("ECLK.H").map(|x| x.0); for &crd in builder.rd.tiles_by_kind_name("LL") { let xy_e = builder.walk_to_int(crd, Dir::E, true).unwrap(); let mut bels = vec![]; @@ -1632,19 +1839,23 @@ fn extract_ll(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWi } bels.extend([builder.bel_single("RDBK", "RDBK")]); - builder - .xnode("LL", "LL", crd) + let mut xn = builder + .xnode("CNR.BL", "CNR.BL", crd) .num_tiles(2) .raw_tile_single(xy_e, 1) .extract_muxes() .optin_muxes_tile(imux_nw) - .skip_muxes(imux_wires) - .bels(bels) - .extract(); + .skip_muxes(imux_wires); + if let Some(eclk_h) = eclk_h { + xn = xn.skip_muxes(&[eclk_h]); + } + xn.bels(bels).extract(); } } fn extract_ul(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWireId]) { + let eclk_h = builder.db.wires.get("ECLK.H").map(|x| x.0); + let eclk_v = builder.db.wires.get("ECLK.V").map(|x| x.0); for &crd in builder.rd.tiles_by_kind_name("UL") { let xy_e = builder.walk_to_int(crd, Dir::E, true).unwrap(); let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); @@ -1712,17 +1923,22 @@ fn extract_ul(builder: &mut IntBuilder, imux_wires: &[WireId], imux_nw: &[NodeWi } bels.extend([builder.bel_single("BSCAN", "BSCAN")]); - builder - .xnode("UL", "UL", crd) + let mut xn = builder + .xnode("CNR.TL", "CNR.TL", crd) .num_tiles(4) .raw_tile_single(xy_e, 1) .raw_tile_single(xy_s, 2) .raw_tile_single(xy_se, 3) .extract_muxes() .optin_muxes_tile(imux_nw) - .skip_muxes(imux_wires) - .bels(bels) - .extract(); + .skip_muxes(imux_wires); + if let Some(eclk_h) = eclk_h { + xn = xn.skip_muxes(&[eclk_h]); + } + if let Some(eclk_v) = eclk_v { + xn = xn.skip_muxes(&[eclk_v]); + } + xn.bels(bels).extract(); } } @@ -1763,18 +1979,27 @@ fn extract_llh(builder: &mut IntBuilder) { ]; let is_sxl = builder.rd.family == "spartanxl"; for (kind, naming, tkn) in [ - ("LLH.B", "LLH.B", "CLKB"), - ("LLH.T", "LLH.T", "CLKT"), + ("LLH.IO.B", "LLH.IO.B", "CLKB"), + ("LLH.IO.T", "LLH.IO.T", "CLKT"), ( - "LLH", - "LLH.CB", + "LLH.CLB", + "LLH.CLB.B", if builder.rd.family == "spartanxl" { "CLKVC" } else { "CLKVB" }, ), - ("LLH", "LLH.CT", "CLKV"), + ( + "LLH.CLB.B", + "LLH.CLB.B", + if builder.rd.family == "spartanxl" { + "CLKVC" + } else { + "CLKVB" + }, + ), + ("LLH.CLB", "LLH.CLB.T", "CLKV"), ] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let xy_w = builder.walk_to_int(crd, Dir::W, true).unwrap(); @@ -1822,7 +2047,11 @@ fn extract_llv(builder: &mut IntBuilder) { clk_wires.push(w); } } - for (kind, tkn) in [("LLV.L", "CLKL"), ("LLV.R", "CLKR"), ("LLV", "CLKH")] { + for (kind, tkn) in [ + ("LLV.IO.L", "CLKL"), + ("LLV.IO.R", "CLKR"), + ("LLV.CLB", "CLKH"), + ] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); let xy_n = builder.walk_to_int(crd, Dir::N, true).unwrap(); @@ -1977,11 +2206,15 @@ fn extract_llv(builder: &mut IntBuilder) { fn extract_llhq(builder: &mut IntBuilder) { for (kind, naming, tkn) in [ - ("LLHQ", "LLHQ", "VHBRK"), - ("LLHQ", "LLHQ.O", "VHBRKV"), - ("LLHQ", "LLHQ.I", "VHBRKVC"), - ("LLHQ.B", "LLHQ.B", "BVHBRK"), - ("LLHQ.T", "LLHQ.T", "THRBRK"), + ("LLHQ.CLB", "LLHQ.CLB", "VHBRK"), + ("LLHQ.CLB.B", "LLHQ.CLB", "VHBRK"), + ("LLHQ.CLB.T", "LLHQ.CLB", "VHBRK"), + ("LLHQ.CLB", "LLHQ.CLB.O", "VHBRKV"), + ("LLHQ.CLB.B", "LLHQ.CLB.O", "VHBRKV"), + ("LLHQ.CLB.T", "LLHQ.CLB.O", "VHBRKV"), + ("LLHQ.CLB", "LLHQ.CLB.I", "VHBRKVC"), + ("LLHQ.IO.B", "LLHQ.IO.B", "BVHBRK"), + ("LLHQ.IO.T", "LLHQ.IO.T", "THRBRK"), ] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let xy_w = builder.walk_to_int(crd, Dir::W, true).unwrap(); @@ -1989,7 +2222,7 @@ fn extract_llhq(builder: &mut IntBuilder) { let naming_w = get_tile_naming(builder, xy_w); let naming_e = get_tile_naming(builder, xy_e); let mut bels = vec![]; - if kind == "LLHQ" { + if kind.starts_with("LLHQ.CLB") { bels.extend([ builder.bel_indexed("PULLUP.TBUF0.L", "PULLUP", 4), builder.bel_indexed("PULLUP.TBUF0.R", "PULLUP", 2), @@ -2016,10 +2249,11 @@ fn extract_llhc(builder: &mut IntBuilder) { ]; for (kind, naming, tkn) in [ - ("LLHC", "LLHC.O", "CLKV"), - ("LLHC", "LLHC.I", "CLKVC"), - ("LLHC.B", "LLHC.B", "CLKB"), - ("LLHC.T", "LLHC.T", "CLKT"), + ("LLHC.CLB", "LLHC.CLB.O", "CLKV"), + ("LLHC.CLB.B", "LLHC.CLB.O", "CLKV"), + ("LLHC.CLB", "LLHC.CLB.I", "CLKVC"), + ("LLHC.IO.B", "LLHC.IO.B", "CLKB"), + ("LLHC.IO.T", "LLHC.IO.T", "CLKT"), ] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let xy_w = builder.walk_to_int(crd, Dir::W, true).unwrap(); @@ -2028,7 +2262,7 @@ fn extract_llhc(builder: &mut IntBuilder) { let naming_e = get_tile_naming(builder, xy_e); let mut bels = vec![]; match kind { - "LLHC" => { + "LLHC.CLB" | "LLHC.CLB.B" => { bels.extend([ builder.bel_indexed("PULLUP.TBUF0.L", "PULLUP", 2), builder.bel_indexed("PULLUP.TBUF0.R", "PULLUP", 4), @@ -2048,28 +2282,28 @@ fn extract_llhc(builder: &mut IntBuilder) { .extra_wire("R.EXCL", &["CLKV_HLL4R_EXCL", "CLKVC_HLL4R_EXCL"]), ]); } - "LLHC.B" => { + "LLHC.IO.B" => { bels.extend([ - builder.bel_indexed("PULLUP.DEC0.L", "PULLUP", 4), - builder.bel_indexed("PULLUP.DEC0.R", "PULLUP", 5), - builder.bel_indexed("PULLUP.DEC1.L", "PULLUP", 3), - builder.bel_indexed("PULLUP.DEC1.R", "PULLUP", 6), - builder.bel_indexed("PULLUP.DEC2.L", "PULLUP", 2), - builder.bel_indexed("PULLUP.DEC2.R", "PULLUP", 7), - builder.bel_indexed("PULLUP.DEC3.L", "PULLUP", 1), - builder.bel_indexed("PULLUP.DEC3.R", "PULLUP", 8), + builder.bel_indexed("PULLUP.DEC.L0", "PULLUP", 4), + builder.bel_indexed("PULLUP.DEC.R0", "PULLUP", 5), + builder.bel_indexed("PULLUP.DEC.L1", "PULLUP", 3), + builder.bel_indexed("PULLUP.DEC.R1", "PULLUP", 6), + builder.bel_indexed("PULLUP.DEC.L2", "PULLUP", 2), + builder.bel_indexed("PULLUP.DEC.R2", "PULLUP", 7), + builder.bel_indexed("PULLUP.DEC.L3", "PULLUP", 1), + builder.bel_indexed("PULLUP.DEC.R3", "PULLUP", 8), ]); } - "LLHC.T" => { + "LLHC.IO.T" => { bels.extend([ - builder.bel_indexed("PULLUP.DEC0.L", "PULLUP", 1), - builder.bel_indexed("PULLUP.DEC0.R", "PULLUP", 8), - builder.bel_indexed("PULLUP.DEC1.L", "PULLUP", 2), - builder.bel_indexed("PULLUP.DEC1.R", "PULLUP", 7), - builder.bel_indexed("PULLUP.DEC2.L", "PULLUP", 3), - builder.bel_indexed("PULLUP.DEC2.R", "PULLUP", 6), - builder.bel_indexed("PULLUP.DEC3.L", "PULLUP", 4), - builder.bel_indexed("PULLUP.DEC3.R", "PULLUP", 5), + builder.bel_indexed("PULLUP.DEC.L0", "PULLUP", 1), + builder.bel_indexed("PULLUP.DEC.R0", "PULLUP", 8), + builder.bel_indexed("PULLUP.DEC.L1", "PULLUP", 2), + builder.bel_indexed("PULLUP.DEC.R1", "PULLUP", 7), + builder.bel_indexed("PULLUP.DEC.L2", "PULLUP", 3), + builder.bel_indexed("PULLUP.DEC.R2", "PULLUP", 6), + builder.bel_indexed("PULLUP.DEC.L3", "PULLUP", 4), + builder.bel_indexed("PULLUP.DEC.R3", "PULLUP", 5), ]); } _ => unreachable!(), @@ -2081,7 +2315,7 @@ fn extract_llhc(builder: &mut IntBuilder) { .ref_single(xy_e, 1, naming_e) .extract_muxes() .bels(bels); - if kind == "LLHC" { + if kind.starts_with("LLHC.CLB") { xn = xn.skip_muxes(&tbuf_wires); } xn.extract(); @@ -2090,7 +2324,11 @@ fn extract_llhc(builder: &mut IntBuilder) { } fn extract_llvc(builder: &mut IntBuilder) { - for (kind, tkn) in [("LLVC.L", "CLKL"), ("LLVC.R", "CLKR"), ("LLVC", "CLKH")] { + for (kind, tkn) in [ + ("LLVC.IO.L", "CLKL"), + ("LLVC.IO.R", "CLKR"), + ("LLVC.CLB", "CLKH"), + ] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); let xy_n = builder.walk_to_int(crd, Dir::N, true).unwrap(); @@ -2098,16 +2336,16 @@ fn extract_llvc(builder: &mut IntBuilder) { let naming_n = get_tile_naming(builder, xy_n); let mut bels = vec![]; match kind { - "LLVC.L" | "LLVC.R" => { + "LLVC.IO.L" | "LLVC.IO.R" => { bels.extend([ - builder.bel_indexed("PULLUP.DEC0.B", "PULLUP", 10), - builder.bel_indexed("PULLUP.DEC0.T", "PULLUP", 3), - builder.bel_indexed("PULLUP.DEC1.B", "PULLUP", 9), - builder.bel_indexed("PULLUP.DEC1.T", "PULLUP", 4), - builder.bel_indexed("PULLUP.DEC2.B", "PULLUP", 8), - builder.bel_indexed("PULLUP.DEC2.T", "PULLUP", 5), - builder.bel_indexed("PULLUP.DEC3.B", "PULLUP", 7), - builder.bel_indexed("PULLUP.DEC3.T", "PULLUP", 6), + builder.bel_indexed("PULLUP.DEC.B0", "PULLUP", 10), + builder.bel_indexed("PULLUP.DEC.T0", "PULLUP", 3), + builder.bel_indexed("PULLUP.DEC.B1", "PULLUP", 9), + builder.bel_indexed("PULLUP.DEC.T1", "PULLUP", 4), + builder.bel_indexed("PULLUP.DEC.B2", "PULLUP", 8), + builder.bel_indexed("PULLUP.DEC.T2", "PULLUP", 5), + builder.bel_indexed("PULLUP.DEC.B3", "PULLUP", 7), + builder.bel_indexed("PULLUP.DEC.T3", "PULLUP", 6), ]); } _ => (), @@ -2126,13 +2364,13 @@ fn extract_llvc(builder: &mut IntBuilder) { fn extract_llvq(builder: &mut IntBuilder) { for (kind, naming, tkn) in [ - ("LLVQ", "LLVQ", "HVBRK"), - ("LLVQ.L.B", "LLVQ.L.B", "LHVBRK"), - ("LLVQ.L.T", "LLVQ.L.T", "LVLBRK"), - ("LLVQ.R.B", "LLVQ.R.B", "RHVBRK"), - ("LLVQ.R.B", "LLVQ.R.BS", "RHVBRKS"), - ("LLVQ.R.T", "LLVQ.R.T", "RVRBRK"), - ("LLVQ.R.T", "LLVQ.R.TS", "RVRBRKS"), + ("LLVQ.CLB", "LLVQ.CLB", "HVBRK"), + ("LLVQ.IO.L.B", "LLVQ.IO.L.B", "LHVBRK"), + ("LLVQ.IO.L.T", "LLVQ.IO.L.T", "LVLBRK"), + ("LLVQ.IO.R.B", "LLVQ.IO.R.B", "RHVBRK"), + ("LLVQ.IO.R.B", "LLVQ.IO.R.BS", "RHVBRKS"), + ("LLVQ.IO.R.T", "LLVQ.IO.R.T", "RVRBRK"), + ("LLVQ.IO.R.T", "LLVQ.IO.R.TS", "RVRBRKS"), ] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let xy_s = builder.walk_to_int(crd, Dir::S, true).unwrap(); @@ -2140,7 +2378,7 @@ fn extract_llvq(builder: &mut IntBuilder) { let naming_s = get_tile_naming(builder, xy_s); let naming_n = get_tile_naming(builder, xy_n); let mut bels = vec![]; - if kind != "LLVQ" { + if kind != "LLVQ.CLB" { bels.push(builder.bel_single("BUFF", "BUFF").pin_name_only("I", 1)); } builder @@ -2176,7 +2414,7 @@ fn extract_clkc(builder: &mut IntBuilder) { } fn extract_clkqc(builder: &mut IntBuilder) { - let hvbrk = builder.db.get_node_naming("LLVQ"); + let hvbrk = builder.db.get_node_naming("LLVQ.CLB"); for (naming, tkn) in [("CLKQC.B", "HVBRKC"), ("CLKQC.T", "TVBRKC")] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let bel = builder @@ -2207,7 +2445,7 @@ fn extract_clkqc(builder: &mut IntBuilder) { } fn extract_clkq(builder: &mut IntBuilder) { - let hvbrk = builder.db.get_node_naming("LLVQ"); + let hvbrk = builder.db.get_node_naming("LLVQ.CLB"); for (naming, tkn) in [("CLKQ.B", "BCCBRK"), ("CLKQ.T", "TCCBRK")] { if let Some(&crd) = builder.rd.tiles_by_kind_name(tkn).first() { let bel = builder @@ -2268,7 +2506,7 @@ pub fn make_int_db(rd: &Part) -> IntDb { fill_long_wires(&mut builder); fill_dec_wires(&mut builder); fill_clk_wires(&mut builder); - let imux_wires = fill_imux_wires(&mut builder); + let (imux_wires, imux_nw) = fill_imux_wires(&mut builder); fill_out_wires(&mut builder); if rd.family == "xc4000e" { @@ -2285,13 +2523,29 @@ pub fn make_int_db(rd: &Part) -> IntDb { builder.extract_main_passes(); - let imux_nw: Vec<_> = imux_wires - .iter() - .map(|&w| (NodeTileId::from_idx(0), w)) - .collect(); + let mut force_names = vec![]; + for (pin, tpin) in [("F2", "O_1"), ("G2", "O_2"), ("C2", "TXIN2")] { + let w = builder.db.get_wire(&format!("IMUX.CLB.{pin}")); + force_names.push((1, format!("CENTER_{pin}"), w)); + // force_names.push((2, format!("CENTER_{pin}L"), w)); + for kind in TOP_KINDS { + force_names.push((1, format!("{kind}_{tpin}"), w)); + } + } + if builder.rd.family == "xc4000e" { + for &(name, wire) in xc4000e_wires::XC4000E_WIRES { + let xwire = match wire { + "IMUX.CLB.F2.N" => "IMUX.CLB.F2", + "IMUX.CLB.G2.N" => "IMUX.CLB.G2", + "IMUX.CLB.C2.N" => "IMUX.CLB.C2", + _ => continue, + }; + force_names.push((1, name.to_string(), builder.db.get_wire(xwire))); + } + } - extract_clb(&mut builder, &imux_wires, &imux_nw); - extract_bot(&mut builder, &imux_wires, &imux_nw); + extract_clb(&mut builder, &imux_wires, &imux_nw, &force_names); + extract_bot(&mut builder, &imux_wires, &imux_nw, &force_names); extract_top(&mut builder, &imux_wires, &imux_nw); extract_rt(&mut builder, &imux_wires, &imux_nw); extract_left(&mut builder, &imux_wires, &imux_nw); @@ -2342,7 +2596,7 @@ pub fn make_int_db(rd: &Part) -> IntDb { llvc_s.wires.remove(w); llvc_n.wires.remove(w); } - if wn.starts_with("DEC") || wn.starts_with("FCLK") || wn.starts_with("BUFGE.H") { + if wn.starts_with("DEC") || wn == "ECLK.H" || wn.starts_with("BUFGE.H") { llhc_w.wires.remove(w); llhc_e.wires.remove(w); llvc_s.wires.remove(w); @@ -2353,7 +2607,7 @@ pub fn make_int_db(rd: &Part) -> IntDb { llvc_s.wires.remove(w); llvc_n.wires.remove(w); } - if wn == "KX" || wn == "KX.IO" { + if wn == "VCLK" || wn == "ECLK.V" { llvc_s.wires.remove(w); llvc_n.wires.remove(w); llvq_s.wires.remove(w); diff --git a/prjcombine_xc4k_rd2db/src/int/xc4000e_wires.rs b/prjcombine_xc4000_rd2db/src/int/xc4000e_wires.rs similarity index 66% rename from prjcombine_xc4k_rd2db/src/int/xc4000e_wires.rs rename to prjcombine_xc4000_rd2db/src/int/xc4000e_wires.rs index 097bc2cd..02ffcaf8 100644 --- a/prjcombine_xc4k_rd2db/src/int/xc4000e_wires.rs +++ b/prjcombine_xc4000_rd2db/src/int/xc4000e_wires.rs @@ -1,16 +1,16 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("JB_K", "IMUX.CLB.K"), ("JB_C1", "IMUX.CLB.C1"), - ("JB_C2", "IMUX.CLB.C2"), - ("JB_C3", "IMUX.CLB.C3"), + ("JB_C2", "IMUX.CLB.C2.N"), + ("JB_C3", "IMUX.CLB.C3.W"), ("JB_C4", "IMUX.CLB.C4"), ("JB_F1", "IMUX.CLB.F1"), - ("JB_F2", "IMUX.CLB.F2"), - ("JB_F3", "IMUX.CLB.F3"), + ("JB_F2", "IMUX.CLB.F2.N"), + ("JB_F3", "IMUX.CLB.F3.W"), ("JB_F4", "IMUX.CLB.F4"), ("JB_G1", "IMUX.CLB.G1"), - ("JB_G2", "IMUX.CLB.G2"), - ("JB_G3", "IMUX.CLB.G3"), + ("JB_G2", "IMUX.CLB.G2.N"), + ("JB_G3", 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("CENTER_SEG_50", "IMUX.CLB.G3"), // G3L ("CENTER_SEG_52", "OUT.CLB.GY.E"), // CENTER_SEG_56 CINT ("CENTER_SEG_57", "OUT.CLB.GYQ.E"), - ("CENTER_SEG_61", "LONG.H3"), // HLL4 - // CENTER_SEG_62 C2T - // CENTER_SEG_63 G2T - ("CENTER_SEG_64", "LONG.H4"), // HLL5 - // CENTER_SEG_65 F2T + ("CENTER_SEG_61", "LONG.H3"), // HLL4 + ("CENTER_SEG_62", "IMUX.CLB.C2"), // C2T + ("CENTER_SEG_63", "IMUX.CLB.G2"), // G2T + ("CENTER_SEG_64", "LONG.H4"), // HLL5 + ("CENTER_SEG_65", "IMUX.CLB.F2"), // F2T ("CENTER_SEG_66", "LONG.H5"), // HLL6 ("CENTER_SEG_67", "DOUBLE.H0.1"), // DH1 ("CENTER_SEG_68", "OUT.CLB.FX.S"), ("CENTER_SEG_69", "DOUBLE.H0.0"), // DH2R ("CENTER_SEG_70", "OUT.CLB.FXQ.S"), ("CENTER_SEG_71", "DOUBLE.H0.2"), // DH2 - ("CENTER_SEG_72", "SINGLE.H0.W"), // H1R - ("CENTER_SEG_73", "SINGLE.H0"), // H1 - ("CENTER_SEG_74", "SINGLE.H1.W"), // H2R - ("CENTER_SEG_75", "SINGLE.H1"), // H2 - ("CENTER_SEG_76", "SINGLE.H2.W"), // H3R - ("CENTER_SEG_77", "SINGLE.H2"), // H3 - ("CENTER_SEG_78", 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DMUX_OUTER ("LEFT_SEG_63", "LONG.H5"), // HLL6 ("LEFT_SEG_65", "DOUBLE.H0.0"), // DH1 - ("LEFT_SEG_64", "IO.DMUX.V1"), // DMUX_INNER + ("LEFT_SEG_64", "IO.DBUF.V1"), // DMUX_INNER ("LEFT_SEG_66", "OUT.LR.IOB1.I1.S"), // I1_2T ("LEFT_SEG_67", "IO.DOUBLE.0.W.2"), // LDV1 ("LEFT_SEG_68", "IO.DOUBLE.3.W.2"), // LDV7 ("LEFT_SEG_69", "IO.DOUBLE.2.W.2"), // LDV5 - ("LEFT_SEG_70", "SINGLE.H1.W"), // H2 + ("LEFT_SEG_70", "SINGLE.H1"), // H2 // LEFT_SEG_71: CE_2T ("LEFT_SEG_72", "DOUBLE.H0.1"), // DH2 ("LEFT_SEG_74", "IO.DOUBLE.1.W.2"), // LDV3 ("LEFT_SEG_75", "OUT.LR.IOB1.I2.S"), // I2_2T - ("LEFT_SEG_76", "SINGLE.H0.W"), // H1 - ("LEFT_SEG_77", "SINGLE.H2.W"), // H3 + ("LEFT_SEG_76", "SINGLE.H0"), // H1 + ("LEFT_SEG_77", "SINGLE.H2"), // H3 // LEFT_SEG_78: IK_2T // LEFT_SEG_79: OK_2T - ("LEFT_SEG_80", "SINGLE.H3.W"), // H4 - ("LEFT_SEG_81", "SINGLE.H4.W"), // H5 - ("LEFT_SEG_82", "SINGLE.H5.W"), // H6 - ("LEFT_SEG_83", "SINGLE.H6.W"), // H7 - ("LEFT_SEG_84", "SINGLE.H7.W"), // H8 + ("LEFT_SEG_80", "SINGLE.H3"), // H4 + ("LEFT_SEG_81", "SINGLE.H4"), // H5 + ("LEFT_SEG_82", "SINGLE.H5"), // H6 + ("LEFT_SEG_83", "SINGLE.H6"), // H7 + ("LEFT_SEG_84", "SINGLE.H7"), // H8 ("LEFT_SEG_85", "DOUBLE.H1.1"), // DH3 ("LEFT_SEG_86", "DOUBLE.H1.0"), // DH4 // LEFT_SEG_87: CLOCK_1_2 @@ -1323,7 +1323,7 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("PAD63_IK", "IMUX.IOB1.IK"), ("PAD63_OK", "IMUX.IOB1.OK"), ("PAD63_T", "IMUX.IOB1.TS"), - ("DEC_BA_2_I", "IMUX.CLB.C3"), + ("DEC_BA_2_I", "IMUX.CLB.C3.W"), ("TBUF_BA_2_I", "IMUX.TBUF0.I"), ("TBUF_BA_2_T", "IMUX.TBUF0.TS"), ("TBUF_BA_1_I", "IMUX.TBUF1.I"), @@ -1353,27 +1353,27 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LEFTT_SEG_36", "GCLK0"), // K1 ("LEFTT_SEG_60", "LONG.H3"), // HLL4 ("LEFTT_SEG_61", "LONG.H4"), // HLL5 - ("LEFTT_SEG_62", "IO.DMUX.V0"), // DMUX_OUTER + ("LEFTT_SEG_62", "IO.DBUF.V0"), // DMUX_OUTER ("LEFTT_SEG_63", "LONG.H5"), // HLL6 ("LEFTT_SEG_65", "DOUBLE.H0.0"), // DH1 - ("LEFTT_SEG_64", "IO.DMUX.V1"), // DMUX_INNER + ("LEFTT_SEG_64", "IO.DBUF.V1"), // DMUX_INNER ("LEFTT_SEG_66", "OUT.LR.IOB1.I1.S"), // I1_2T ("LEFTT_SEG_67", "IO.DOUBLE.0.W.2"), // LDV1 ("LEFTT_SEG_68", "IO.DOUBLE.3.W.2"), // LDV7 ("LEFTT_SEG_69", "IO.DOUBLE.2.W.2"), // LDV5 - ("LEFTT_SEG_70", "SINGLE.H1.W"), // H2 + ("LEFTT_SEG_70", "SINGLE.H1"), // H2 // LEFTT_SEG_71: CE_2T ("LEFTT_SEG_72", "DOUBLE.H0.1"), // DH2 ("LEFTT_SEG_73", "IO.DOUBLE.1.W.2"), // LDV3 ("LEFTT_SEG_74", "OUT.LR.IOB1.I2.S"), // I2_2T - ("LEFTT_SEG_75", "SINGLE.H0.W"), // H1 - ("LEFTT_SEG_76", "SINGLE.H2.W"), // H3 + ("LEFTT_SEG_75", "SINGLE.H0"), // H1 + ("LEFTT_SEG_76", "SINGLE.H2"), // H3 // LEFTT_SEG_77: IK_2T - ("LEFTT_SEG_78", "SINGLE.H3.W"), // H4 - ("LEFTT_SEG_79", "SINGLE.H4.W"), // H5 - ("LEFTT_SEG_80", "SINGLE.H5.W"), // H6 - ("LEFTT_SEG_81", "SINGLE.H6.W"), // H7 - ("LEFTT_SEG_82", "SINGLE.H7.W"), // H8 + ("LEFTT_SEG_78", "SINGLE.H3"), // H4 + ("LEFTT_SEG_79", "SINGLE.H4"), // H5 + ("LEFTT_SEG_80", "SINGLE.H5"), // H6 + ("LEFTT_SEG_81", "SINGLE.H6"), // H7 + ("LEFTT_SEG_82", "SINGLE.H7"), // H8 ("LEFTT_SEG_83", "DOUBLE.H1.1"), // DH3 ("LEFTT_SEG_84", "DOUBLE.H1.0"), // DH4 // LEFTT_SEG_85: CLOCK_1_2 @@ -1389,7 +1389,7 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("PAD53_IK", "IMUX.IOB1.IK"), ("PAD53_OK", "IMUX.IOB1.OK"), ("PAD53_T", "IMUX.IOB1.TS"), - ("DEC_HA_2_I", "IMUX.CLB.C3"), + ("DEC_HA_2_I", "IMUX.CLB.C3.W"), ("TBUF_HA_2_I", "IMUX.TBUF0.I"), ("TBUF_HA_2_T", "IMUX.TBUF0.TS"), ("TBUF_HA_1_I", "IMUX.TBUF1.I"), @@ -1419,10 +1419,10 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LEFTS_SEG_36", "GCLK0"), // K1 ("LEFTS_SEG_60", "LONG.H3"), // HLL4 ("LEFTS_SEG_61", "LONG.H4"), // HLL5 - ("LEFTS_SEG_62", "IO.DMUX.V0"), // DMUX_OUTER + ("LEFTS_SEG_62", "IO.DBUF.V0"), // DMUX_OUTER ("LEFTS_SEG_63", "LONG.H5"), // HLL6 ("LEFTS_SEG_65", "DOUBLE.H0.0"), // DH1 - ("LEFTS_SEG_64", "IO.DMUX.V1"), // DMUX_INNER + ("LEFTS_SEG_64", "IO.DBUF.V1"), // DMUX_INNER ("LEFTS_SEG_66", "OUT.LR.IOB1.I1.S"), // I1_2T ("LEFTS_SEG_67", "IO.DOUBLE.0.W.2"), // LDV1 ("LEFTS_SEG_68", "IO.DOUBLE.3.W.2"), // LDV7 @@ -1431,16 +1431,16 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ // LEFTS_SEG_71: CE_2T ("LEFTS_SEG_72", "DOUBLE.H0.1"), // DH2 ("LEFTS_SEG_74", "OUT.LR.IOB1.I2.S"), // I2_2T - ("LEFTS_SEG_75", "SINGLE.H0.W"), // H1 - ("LEFTS_SEG_76", "SINGLE.H1.W"), // H2 - ("LEFTS_SEG_77", "SINGLE.H2.W"), // H3 + ("LEFTS_SEG_75", "SINGLE.H0"), // H1 + ("LEFTS_SEG_76", "SINGLE.H1"), // H2 + ("LEFTS_SEG_77", "SINGLE.H2"), // H3 // LEFTS_SEG_78: IK_2T // LEFTS_SEG_79: OK_2T - ("LEFTS_SEG_80", "SINGLE.H3.W"), // H4 - ("LEFTS_SEG_81", "SINGLE.H4.W"), // H5 - ("LEFTS_SEG_82", "SINGLE.H5.W"), // H6 - ("LEFTS_SEG_83", "SINGLE.H6.W"), // H7 - ("LEFTS_SEG_84", "SINGLE.H7.W"), // H8 + ("LEFTS_SEG_80", "SINGLE.H3"), // H4 + ("LEFTS_SEG_81", "SINGLE.H4"), // H5 + ("LEFTS_SEG_82", "SINGLE.H5"), // H6 + ("LEFTS_SEG_83", "SINGLE.H6"), // H7 + ("LEFTS_SEG_84", "SINGLE.H7"), // H8 ("LEFTS_SEG_85", "DOUBLE.H1.1"), // DH3 ("LEFTS_SEG_86", "DOUBLE.H1.0"), // DH4 // LEFTS_SEG_87: CLOCK_1_2 @@ -1456,7 +1456,7 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("PAD49_IK", "IMUX.IOB1.IK"), ("PAD49_OK", "IMUX.IOB1.OK"), ("PAD49_T", "IMUX.IOB1.TS"), - ("DEC_JA_2_I", "IMUX.CLB.C3"), + ("DEC_JA_2_I", "IMUX.CLB.C3.W"), ("TBUF_JA_2_I", "IMUX.TBUF0.I"), ("TBUF_JA_2_T", "IMUX.TBUF0.TS"), ("TBUF_JA_1_I", "IMUX.TBUF1.I"), @@ -1486,10 +1486,10 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LEFTSB_SEG_36", "GCLK0"), // K1 ("LEFTSB_SEG_60", "LONG.H3"), // HLL4 ("LEFTSB_SEG_61", "LONG.H4"), // HLL5 - ("LEFTSB_SEG_62", "IO.DMUX.V0"), // DMUX_OUTER + ("LEFTSB_SEG_62", "IO.DBUF.V0"), // DMUX_OUTER ("LEFTSB_SEG_63", "LONG.H5"), // HLL6 ("LEFTSB_SEG_65", "DOUBLE.H0.0"), // DH1 - ("LEFTSB_SEG_64", "IO.DMUX.V1"), // DMUX_INNER + ("LEFTSB_SEG_64", "IO.DBUF.V1"), // DMUX_INNER ("LEFTSB_SEG_66", "OUT.LR.IOB1.I1.S"), // I1_2T ("LEFTSB_SEG_67", "IO.DOUBLE.0.W.2"), // LDV1 ("LEFTSB_SEG_68", "IO.DOUBLE.3.W.2"), // LDV7 @@ -1498,16 +1498,16 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ // LEFTSB_SEG_71: CE_2T ("LEFTSB_SEG_72", "DOUBLE.H0.1"), // DH2 ("LEFTSB_SEG_74", "OUT.LR.IOB1.I2.S"), // I2_2T - ("LEFTSB_SEG_75", "SINGLE.H0.W"), // H1 - ("LEFTSB_SEG_76", "SINGLE.H1.W"), // H2 - ("LEFTSB_SEG_77", "SINGLE.H2.W"), // H3 + ("LEFTSB_SEG_75", "SINGLE.H0"), // H1 + ("LEFTSB_SEG_76", "SINGLE.H1"), // H2 + ("LEFTSB_SEG_77", "SINGLE.H2"), // H3 // LEFTSB_SEG_78: IK_2T // LEFTSB_SEG_79: OK_2T - ("LEFTSB_SEG_80", "SINGLE.H3.W"), // H4 - ("LEFTSB_SEG_81", "SINGLE.H4.W"), // H5 - ("LEFTSB_SEG_82", "SINGLE.H5.W"), // H6 - ("LEFTSB_SEG_83", "SINGLE.H6.W"), // H7 - ("LEFTSB_SEG_84", "SINGLE.H7.W"), // H8 + ("LEFTSB_SEG_80", "SINGLE.H3"), // H4 + ("LEFTSB_SEG_81", "SINGLE.H4"), // H5 + ("LEFTSB_SEG_82", "SINGLE.H5"), // H6 + ("LEFTSB_SEG_83", "SINGLE.H6"), // H7 + ("LEFTSB_SEG_84", "SINGLE.H7"), // H8 ("LEFTSB_SEG_85", "DOUBLE.H1.1"), // DH3 ("LEFTSB_SEG_86", "DOUBLE.H1.0"), // DH4 // LEFTSB_SEG_87: CLOCK_1_2 @@ -1526,9 +1526,9 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("I_BUFGP_BR_I", "OUT.IOB.CLKIN.S"), ("I_BUFGS_BR_I", "OUT.IOB.CLKIN.E"), ("TIE_KK_1_O", "GND"), - ("LR_SEG_0", "IO.DMUX.H0"), // BDMUX_OUTER + ("LR_SEG_0", "IO.DBUF.H0"), // BDMUX_OUTER ("LR_SEG_1", "IO.DOUBLE.0.E.1"), // RDV1 - ("LR_SEG_2", "IO.DMUX.H1"), // BDMUX_INNER + ("LR_SEG_2", "IO.DBUF.H1"), // BDMUX_INNER ("LR_SEG_3", "SINGLE.V1"), // V2 ("LR_SEG_4", "IO.DOUBLE.0.S.2"), // BDH1 ("LR_SEG_5", "DOUBLE.V0.1"), // DV1 @@ -1536,12 +1536,12 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LR_SEG_7", "IO.DOUBLE.0.S.1"), // BDH2 ("LR_SEG_8", "IO.DOUBLE.1.E.1"), // RDV3 ("LR_SEG_9", "SINGLE.V3"), // V4 - ("LR_SEG_10", "DOUBLE.V0.2"), // DV2 + ("LR_SEG_10", "DOUBLE.V0.0"), // DV2 ("LR_SEG_11", "IO.DOUBLE.1.S.2"), // BDH3 ("LR_SEG_12", "SINGLE.V2"), // V3 ("LR_SEG_13", "IO.DOUBLE.1.S.1"), // BDH4 ("LR_SEG_14", "IO.DOUBLE.2.E.1"), // RDV5 - ("LR_SEG_15", "DOUBLE.V1.2"), // DV3 + ("LR_SEG_15", "DOUBLE.V1.0"), // DV3 ("LR_SEG_16", "SINGLE.V5"), // V6 ("LR_SEG_17", "IO.DOUBLE.2.S.2"), // BDH5 ("LR_SEG_18", "IO.DOUBLE.2.S.1"), // BDH6 @@ -1580,9 +1580,9 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LR_SEG_74", "DEC.V2"), // RTX2 ("LR_SEG_75", "DEC.V3"), // RTX1 ("LR_SEG_77", "LONG.H3"), // HLL4 - ("LR_SEG_78", "IO.DMUX.V0"), // RDMUX_OUTER + ("LR_SEG_78", "IO.DBUF.V0"), // RDMUX_OUTER ("LR_SEG_79", "LONG.H4"), // HLL5 - ("LR_SEG_80", "IO.DMUX.V1"), // RDMUX_INNER + ("LR_SEG_80", "IO.DBUF.V1"), // RDMUX_INNER ("LR_SEG_81", "LONG.H5"), // HLL6 ("LR_SEG_82", "DOUBLE.H0.1"), // DH1 ("LR_SEG_83", "IO.DOUBLE.0.E.0"), // RDV2 @@ -1593,29 +1593,29 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LR_SEG_88", "DOUBLE.H0.0"), // DH2R // LR_SEG_89 TCE_2 ("LR_SEG_91", "DOUBLE.H0.2"), // DH2 - ("LR_SEG_92", "SINGLE.H0.W"), // H1R + ("LR_SEG_92", "SINGLE.H0"), // H1R ("LR_SEG_93", "OUT.LR.IOB1.I2.S"), // TI2_2 - ("LR_SEG_94", "SINGLE.H0"), // H1 - ("LR_SEG_95", "SINGLE.H1.W"), // H2R - ("LR_SEG_96", "SINGLE.H1"), // H2 - ("LR_SEG_97", "SINGLE.H2.W"), // H3R + ("LR_SEG_94", "SINGLE.H0.E"), // H1 + ("LR_SEG_95", "SINGLE.H1"), // H2R + ("LR_SEG_96", "SINGLE.H1.E"), // H2 + ("LR_SEG_97", "SINGLE.H2"), // H3R // LR_SEG_98 TOK_2 // LR_SEG_99 TIK_2 - ("LR_SEG_100", "SINGLE.H2"), // H3 - ("LR_SEG_101", "SINGLE.H3.W"), // H4R - ("LR_SEG_102", "SINGLE.H3"), // H4 - ("LR_SEG_103", "SINGLE.H4.W"), // H5R - ("LR_SEG_104", "SINGLE.H4"), // H5 - ("LR_SEG_105", "SINGLE.H5.W"), // H6R - ("LR_SEG_106", "SINGLE.H5"), // H6 - ("LR_SEG_107", "SINGLE.H6.W"), // H7R - ("LR_SEG_108", "SINGLE.H6"), // H7 - ("LR_SEG_109", "SINGLE.H7.W"), // H8R - ("LR_SEG_110", "SINGLE.H7"), // H8 + ("LR_SEG_100", "SINGLE.H2.E"), // H3 + ("LR_SEG_101", "SINGLE.H3"), // H4R + ("LR_SEG_102", "SINGLE.H3.E"), // H4 + ("LR_SEG_103", "SINGLE.H4"), // H5R + ("LR_SEG_104", "SINGLE.H4.E"), // H5 + ("LR_SEG_105", "SINGLE.H5"), // H6R + ("LR_SEG_106", "SINGLE.H5.E"), // H6 + ("LR_SEG_107", "SINGLE.H6"), // H7R + ("LR_SEG_108", "SINGLE.H6.E"), // H7 + ("LR_SEG_109", "SINGLE.H7"), // H8R + ("LR_SEG_110", "SINGLE.H7.E"), // H8 ("LR_SEG_111", "DOUBLE.H1.0"), // DH3R ("LR_SEG_112", "DOUBLE.H1.2"), // DH3 ("LR_SEG_113", "DOUBLE.H1.1"), // DH4 - ("LR_SEG_114", "DOUBLE.V1.0"), // DV3T + ("LR_SEG_114", "DOUBLE.V1.2"), // DV3T ("LR_SEG_115", "SINGLE.V7.S"), // V8T ("LR_SEG_116", "SINGLE.V6.S"), // V7T ("LR_SEG_117", "SINGLE.V5.S"), // V6T @@ -1624,16 +1624,12 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LR_SEG_120", "SINGLE.V2.S"), // V3T ("LR_SEG_121", "SINGLE.V1.S"), // V2T ("LR_SEG_122", "SINGLE.V0.S"), // V1T - ("LR_SEG_123", "DOUBLE.V0.0"), // DV2T + ("LR_SEG_123", "DOUBLE.V0.2"), // DV2T // UR ("TDO_O", "IMUX.TDO.O"), ("TDO_T", "IMUX.TDO.T"), ("UPDATE_O", "OUT.UPDATE.O"), ("OSC_F8M", "OUT.LR.IOB1.I1"), - ("OSC_F500K", "OUT.OSC.OSC2"), - ("OSC_F16K", "OUT.OSC.OSC3"), - ("OSC_F490", "OUT.OSC.OSC4"), - ("OSC_F15", "OUT.OSC.OSC5"), ("BUFGP_TR_I", "IMUX.BUFG.H"), ("BUFGS_TR_I", "IMUX.BUFG.V"), ("I_BUFGP_TR_I", "OUT.IOB.CLKIN.E"), @@ -1662,8 +1658,8 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("UR_SEG_26", "LONG.V5"), // VLL6 ("UR_SEG_28", "LONG.V4"), // VLL5 ("UR_SEG_29", "LONG.V3"), // VLL4 - ("UR_SEG_30", "DOUBLE.V0.2"), // DV2 - ("UR_SEG_31", "DOUBLE.V1.2"), // DV3 + ("UR_SEG_30", "DOUBLE.V0.0"), // DV2 + ("UR_SEG_31", "DOUBLE.V1.0"), // DV3 ("UR_SEG_33", "DOUBLE.V0.1"), // DV1 // UR_SEG_35: CE_2 ("UR_SEG_37", "SINGLE.V6"), // V7 @@ -1690,8 +1686,8 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("UR_SEG_73", "LONG.IO.H1"), // THLL2 ("UR_SEG_74", "LONG.IO.H2"), // THLL3 ("UR_SEG_75", "LONG.IO.H3"), // THLL4 - ("UR_SEG_76", "IO.DMUX.H0"), // DMUX_OUTER - ("UR_SEG_77", "IO.DMUX.H1"), // DMUX_INNER + ("UR_SEG_76", "IO.DBUF.H0"), // DMUX_OUTER + ("UR_SEG_77", "IO.DBUF.H1"), // DMUX_INNER ("UR_SEG_78", "IO.DOUBLE.0.N.0"), // D1L ("UR_SEG_79", "IO.DOUBLE.1.N.0"), // D3L ("UR_SEG_80", "IO.DOUBLE.2.N.0"), // D5L @@ -1734,28 +1730,28 @@ pub const XC4000E_WIRES: &[(&str, &str)] = &[ ("LL_SEG_44", "DEC.V0"), // LTX1 ("LL_SEG_45", "LONG.H3"), // HLL4 ("LL_SEG_46", "LONG.H4"), // HLL5 - ("LL_SEG_47", "IO.DMUX.V0"), // DMUX_OUTER + ("LL_SEG_47", "IO.DBUF.V0"), // DMUX_OUTER ("LL_SEG_48", "LONG.H5"), // HLL6 - ("LL_SEG_49", "IO.DMUX.V1"), // DMUX_INNER + ("LL_SEG_49", "IO.DBUF.V1"), // DMUX_INNER ("LL_SEG_50", "DOUBLE.H0.0"), // DH1 ("LL_SEG_51", "OUT.LR.IOB1.I1.S"), // I1_2 ("LL_SEG_52", "IO.DOUBLE.0.W.2"), // D2 ("LL_SEG_53", "IO.DOUBLE.3.W.2"), // D8 ("LL_SEG_54", "IO.DOUBLE.2.W.2"), // D6 - ("LL_SEG_55", "SINGLE.H1.W"), // H2 + ("LL_SEG_55", "SINGLE.H1"), // H2 // LL_SEG_56 CE_2 ("LL_SEG_57", "DOUBLE.H0.1"), // DH2 ("LL_SEG_59", "IO.DOUBLE.1.W.2"), // D4 ("LL_SEG_60", "OUT.LR.IOB1.I2.S"), // I2_2 - ("LL_SEG_61", "SINGLE.H0.W"), // H1 + ("LL_SEG_61", "SINGLE.H0"), // H1 // LL_SEG_63 IK_2 // LL_SEG_64 OK_2 - ("LL_SEG_62", "SINGLE.H2.W"), // H3 - ("LL_SEG_65", "SINGLE.H3.W"), // H4 - ("LL_SEG_66", "SINGLE.H4.W"), // H5 - ("LL_SEG_67", "SINGLE.H5.W"), // H6 - ("LL_SEG_68", "SINGLE.H6.W"), // H7 - ("LL_SEG_69", "SINGLE.H7.W"), // H8 + ("LL_SEG_62", "SINGLE.H2"), // H3 + ("LL_SEG_65", "SINGLE.H3"), // H4 + ("LL_SEG_66", "SINGLE.H4"), // H5 + ("LL_SEG_67", "SINGLE.H5"), // H6 + ("LL_SEG_68", "SINGLE.H6"), // H7 + ("LL_SEG_69", "SINGLE.H7"), // H8 ("LL_SEG_70", "DOUBLE.H1.1"), // DH3 ("LL_SEG_71", "DOUBLE.H1.0"), // DH4 // UL diff --git a/prjcombine_xc4k_rd2db/src/lib.rs b/prjcombine_xc4000_rd2db/src/lib.rs similarity index 100% rename from prjcombine_xc4k_rd2db/src/lib.rs rename to prjcombine_xc4000_rd2db/src/lib.rs diff --git a/prjcombine_xc4k_rdverify/Cargo.toml b/prjcombine_xc4000_rdverify/Cargo.toml similarity index 77% rename from prjcombine_xc4k_rdverify/Cargo.toml rename to prjcombine_xc4000_rdverify/Cargo.toml index 6e9424ed..037e4102 100644 --- a/prjcombine_xc4k_rdverify/Cargo.toml +++ b/prjcombine_xc4000_rdverify/Cargo.toml @@ -1,5 +1,5 @@ [package] -name = "prjcombine_xc4k_rdverify" +name = "prjcombine_xc4000_rdverify" version.workspace = true edition.workspace = true @@ -8,7 +8,7 @@ unnamed_entity.workspace = true prjcombine_int.workspace = true prjcombine_rawdump.workspace = true prjcombine_rdverify.workspace = true -prjcombine_xc4k.workspace = true +prjcombine_xc4000.workspace = true [lints] workspace = true diff --git a/prjcombine_xc4k_rdverify/src/lib.rs b/prjcombine_xc4000_rdverify/src/lib.rs similarity index 90% rename from prjcombine_xc4k_rdverify/src/lib.rs rename to prjcombine_xc4000_rdverify/src/lib.rs index 707233c8..65105c8e 100644 --- a/prjcombine_xc4k_rdverify/src/lib.rs +++ b/prjcombine_xc4000_rdverify/src/lib.rs @@ -1,6 +1,6 @@ use prjcombine_rawdump::Part; use prjcombine_rdverify::{verify, BelContext, SitePinDir, Verifier}; -use prjcombine_xc4k::{expanded::ExpandedDevice, grid::GridKind}; +use prjcombine_xc4000::{expanded::ExpandedDevice, grid::GridKind}; fn verify_clb(edev: &ExpandedDevice, vrf: &mut Verifier, bel: &BelContext<'_>) { vrf.verify_bel( @@ -45,6 +45,7 @@ fn verify_clb(edev: &ExpandedDevice, vrf: &mut Verifier, bel: &BelContext<'_>) { } } } + fn verify_iob(vrf: &mut Verifier, bel: &BelContext<'_>) { let mut pins = vec![]; let kind = if !bel.bel.pins.contains_key("I1") { @@ -59,6 +60,21 @@ fn verify_iob(vrf: &mut Verifier, bel: &BelContext<'_>) { "IOB" }; vrf.verify_bel(bel, kind, &pins, &[]); + vrf.claim_pip(bel.crd(), bel.wire("O"), bel.wire_far("EC")); +} + +fn verify_tbuf(edev: &ExpandedDevice, vrf: &mut Verifier, bel: &BelContext<'_>) { + vrf.verify_bel(bel, "TBUF", &[], &[]); + if edev.grid.kind == GridKind::Xc4000E { + let node = &vrf.db.nodes[bel.node.kind]; + let naming = &vrf.db.node_namings[bel.node.naming]; + let i = &bel.bel.pins["I"]; + let wire = *i.wires.iter().next().unwrap(); + let mux = &node.muxes[&wire]; + for &inp in &mux.ins { + vrf.claim_pip(bel.crd(), bel.wire_far("O"), &naming.wires[&inp]); + } + } } fn verify_bufg(vrf: &mut Verifier, bel: &BelContext<'_>) { @@ -114,6 +130,25 @@ fn verify_bufgls(edev: &ExpandedDevice, vrf: &mut Verifier, bel: &BelContext<'_> } } +fn verify_osc(vrf: &mut Verifier, bel: &BelContext) { + vrf.verify_bel( + bel, + "OSCILLATOR", + &[ + ("F15", SitePinDir::Out), + ("F490", SitePinDir::Out), + ("F16K", SitePinDir::Out), + ("F500K", SitePinDir::Out), + ], + &["OUT0", "OUT1"], + ); + for pin in ["F15", "F490", "F16K", "F500K"] { + vrf.claim_node(&[bel.fwire(pin)]); + vrf.claim_pip(bel.crd(), bel.wire("OUT0"), bel.wire(pin)); + vrf.claim_pip(bel.crd(), bel.wire("OUT1"), bel.wire(pin)); + } +} + fn verify_cout(vrf: &mut Verifier, bel: &BelContext) { vrf.verify_bel(bel, "COUT", &[("I", SitePinDir::In)], &[]); vrf.claim_node(&[bel.fwire("I")]); @@ -293,7 +328,7 @@ fn verify_bel(edev: &ExpandedDevice, vrf: &mut Verifier, bel: &BelContext<'_>) { match bel.key { "CLB" => verify_clb(edev, vrf, bel), "IOB0" | "IOB1" => verify_iob(vrf, bel), - "TBUF0" | "TBUF1" => vrf.verify_bel(bel, "TBUF", &[], &[]), + "TBUF0" | "TBUF1" => verify_tbuf(edev, vrf, bel), "DEC0" | "DEC1" | "DEC2" => vrf.verify_bel(bel, "DECODER", &[], &[]), _ if bel.key.starts_with("PULLUP") => vrf.verify_bel(bel, "PULLUP", &[], &[]), @@ -301,7 +336,7 @@ fn verify_bel(edev: &ExpandedDevice, vrf: &mut Verifier, bel: &BelContext<'_>) { "BUFG.H" | "BUFG.V" => verify_bufg(vrf, bel), "BUFGE.H" | "BUFGE.V" => verify_bufge(vrf, bel), "BUFGLS.H" | "BUFGLS.V" => verify_bufgls(edev, vrf, bel), - "OSC" => vrf.verify_bel(bel, "OSCILLATOR", &[], &[]), + "OSC" => verify_osc(vrf, bel), "TDO" => vrf.verify_bel(bel, "TESTDATA", &[], &[]), "MD0" => vrf.verify_bel(bel, "MODE0", &[], &[]), "MD1" => vrf.verify_bel(bel, "MODE1", &[], &[]), diff --git a/prjcombine_xc4k/src/expanded.rs b/prjcombine_xc4k/src/expanded.rs deleted file mode 100644 index cb756408..00000000 --- a/prjcombine_xc4k/src/expanded.rs +++ /dev/null @@ -1,24 +0,0 @@ -use prjcombine_int::grid::{ColId, ExpandedGrid, RowId}; -use prjcombine_virtex_bitstream::BitstreamGeom; -use unnamed_entity::EntityVec; - -use crate::grid::{Grid, IoCoord}; - -#[derive(Debug)] -pub struct Io { - pub name: String, - pub crd: IoCoord, -} - -pub struct ExpandedDevice<'a> { - pub grid: &'a Grid, - pub egrid: ExpandedGrid<'a>, - pub io: Vec, - pub bs_geom: BitstreamGeom, - pub spine_frame: usize, - pub quarter_frame: Option<(usize, usize)>, - pub col_frame: EntityVec, - pub spine_framebit: usize, - pub quarter_framebit: Option<(usize, usize)>, - pub row_framebit: EntityVec, -} diff --git a/prjcombine_xc4k/src/grid.rs b/prjcombine_xc4k/src/grid.rs deleted file mode 100644 index a9bbf7b0..00000000 --- a/prjcombine_xc4k/src/grid.rs +++ /dev/null @@ -1,109 +0,0 @@ -use prjcombine_int::grid::{ColId, RowId}; -use serde::{Deserialize, Serialize}; -use std::collections::BTreeMap; -use unnamed_entity::{entity_id, EntityId}; - -entity_id! { - pub id TileIobId u8; -} - -#[derive(Clone, Copy, Debug, Eq, PartialEq, Serialize, Deserialize)] -pub enum GridKind { - // plain, D (no memory) - Xc4000, - Xc4000A, - Xc4000H, - // E, L, Spartan - Xc4000E, - // EX, XL - Xc4000Ex, - Xc4000Xla, - Xc4000Xv, - SpartanXl, -} - -impl GridKind { - pub fn is_xl(self) -> bool { - matches!(self, Self::Xc4000Ex | Self::Xc4000Xla | Self::Xc4000Xv) - } - pub fn is_clb_xl(self) -> bool { - matches!( - self, - Self::SpartanXl | Self::Xc4000Ex | Self::Xc4000Xla | Self::Xc4000Xv - ) - } -} - -#[derive(Clone, Debug, Eq, PartialEq, Serialize, Deserialize)] -pub struct Grid { - pub kind: GridKind, - pub columns: usize, - pub rows: usize, - pub cfg_io: BTreeMap, - pub is_buff_large: bool, -} - -#[derive(Clone, Copy, Debug, Eq, PartialEq, Ord, PartialOrd, Hash, Serialize, Deserialize)] -pub enum SharedCfgPin { - Tck, - Tdi, - Tms, - Addr(u8), - Data(u8), - Ldc, - Hdc, - InitB, - Cs0B, - RsB, - Dout, - BusyB, -} - -#[derive(Copy, Clone, Debug, Eq, PartialEq, Hash, Ord, PartialOrd, Serialize, Deserialize)] -pub struct IoCoord { - pub col: ColId, - pub row: RowId, - pub iob: TileIobId, -} - -impl Grid { - pub fn col_lio(&self) -> ColId { - ColId::from_idx(0) - } - - pub fn col_rio(&self) -> ColId { - ColId::from_idx(self.columns - 1) - } - - pub fn row_bio(&self) -> RowId { - RowId::from_idx(0) - } - - pub fn row_tio(&self) -> RowId { - RowId::from_idx(self.rows - 1) - } - - pub fn col_mid(&self) -> ColId { - ColId::from_idx(self.columns / 2) - } - - pub fn row_mid(&self) -> RowId { - RowId::from_idx(self.rows / 2) - } - - pub fn col_ql(&self) -> ColId { - ColId::from_idx((self.columns + 2) / 4) - } - - pub fn col_qr(&self) -> ColId { - ColId::from_idx(3 * self.columns / 4) - } - - pub fn row_qb(&self) -> RowId { - RowId::from_idx((self.rows + 2) / 4) - } - - pub fn row_qt(&self) -> RowId { - RowId::from_idx(3 * self.rows / 4) - } -} diff --git a/prjcombine_xilinx_geom/Cargo.toml b/prjcombine_xilinx_geom/Cargo.toml index d27d7f41..516b5e74 100644 --- a/prjcombine_xilinx_geom/Cargo.toml +++ b/prjcombine_xilinx_geom/Cargo.toml @@ -8,7 +8,7 @@ unnamed_entity.workspace = true prjcombine_types.workspace = true prjcombine_int.workspace = true prjcombine_virtex_bitstream.workspace = true -prjcombine_xc4k.workspace = true +prjcombine_xc4000.workspace = true prjcombine_xc5200.workspace = true prjcombine_virtex.workspace = true prjcombine_virtex2.workspace = true diff --git a/prjcombine_xilinx_geom/src/bin/xgprint.rs b/prjcombine_xilinx_geom/src/bin/xgprint.rs index 2bac41df..e6332519 100644 --- a/prjcombine_xilinx_geom/src/bin/xgprint.rs +++ b/prjcombine_xilinx_geom/src/bin/xgprint.rs @@ -24,9 +24,9 @@ pub fn pad_sort_key(name: &str) -> (usize, &str, u32) { (pos, &name[..pos], name[pos..].parse().unwrap()) } -mod xc4k { +mod xc4000 { use itertools::Itertools; - use prjcombine_xc4k::{ + use prjcombine_xc4000::{ bond::{Bond, BondPin, CfgPin}, grid::Grid, }; @@ -1441,7 +1441,7 @@ fn main() -> Result<(), Box> { println!(); if args.grids { match grid { - Grid::Xc4k(g) => xc4k::print_grid(g), + Grid::Xc4000(g) => xc4000::print_grid(g), Grid::Xc5200(g) => xc5200::print_grid(g), Grid::Virtex(g) => virtex::print_grid(g), Grid::Virtex2(g) => virtex2::print_grid(g), @@ -1466,7 +1466,7 @@ fn main() -> Result<(), Box> { println!(); if args.pkgs { match bond { - Bond::Xc4k(bond) => xc4k::print_bond(bond), + Bond::Xc4000(bond) => xc4000::print_bond(bond), Bond::Xc5200(bond) => xc5200::print_bond(bond), Bond::Virtex(bond) => virtex::print_bond(bond), Bond::Virtex2(bond) => virtex2::print_bond(bond), diff --git a/prjcombine_xilinx_geom/src/lib.rs b/prjcombine_xilinx_geom/src/lib.rs index d6d2b6d5..6efee7bd 100644 --- a/prjcombine_xilinx_geom/src/lib.rs +++ b/prjcombine_xilinx_geom/src/lib.rs @@ -18,7 +18,7 @@ entity_id! { #[derive(Clone, Debug, Eq, PartialEq, Serialize, Deserialize)] pub enum Grid { - Xc4k(prjcombine_xc4k::grid::Grid), + Xc4000(prjcombine_xc4000::grid::Grid), Xc5200(prjcombine_xc5200::grid::Grid), Virtex(prjcombine_virtex::grid::Grid), Virtex2(prjcombine_virtex2::grid::Grid), @@ -71,7 +71,7 @@ pub struct Device { #[derive(Clone, Debug, Eq, PartialEq, Serialize, Deserialize)] pub enum Bond { - Xc4k(prjcombine_xc4k::bond::Bond), + Xc4000(prjcombine_xc4000::bond::Bond), Xc5200(prjcombine_xc5200::bond::Bond), Virtex(prjcombine_virtex::bond::Bond), Virtex2(prjcombine_virtex2::bond::Bond), @@ -82,7 +82,7 @@ pub enum Bond { } pub enum ExpandedBond<'a> { - Xc4k(prjcombine_xc4k::bond::ExpandedBond<'a>), + Xc4000(prjcombine_xc4000::bond::ExpandedBond<'a>), Xc5200(prjcombine_xc5200::bond::ExpandedBond<'a>), Virtex(prjcombine_virtex::bond::ExpandedBond<'a>), Virtex2(prjcombine_virtex2::bond::ExpandedBond<'a>), @@ -95,7 +95,7 @@ pub enum ExpandedBond<'a> { impl Bond { pub fn expand(&self) -> ExpandedBond { match self { - Bond::Xc4k(bond) => ExpandedBond::Xc4k(bond.expand()), + Bond::Xc4000(bond) => ExpandedBond::Xc4000(bond.expand()), Bond::Xc5200(bond) => ExpandedBond::Xc5200(bond.expand()), Bond::Virtex(bond) => ExpandedBond::Virtex(bond.expand()), Bond::Virtex2(bond) => ExpandedBond::Virtex2(bond.expand()), @@ -124,7 +124,7 @@ pub enum DeviceNaming { } pub enum ExpandedDevice<'a> { - Xc4k(prjcombine_xc4k::expanded::ExpandedDevice<'a>), + Xc4000(prjcombine_xc4000::expanded::ExpandedDevice<'a>), Xc5200(prjcombine_xc5200::expanded::ExpandedDevice<'a>), Virtex(prjcombine_virtex::expanded::ExpandedDevice<'a>), Virtex2(prjcombine_virtex2::expanded::ExpandedDevice<'a>), @@ -137,7 +137,7 @@ pub enum ExpandedDevice<'a> { impl<'a> ExpandedDevice<'a> { pub fn egrid(&self) -> &ExpandedGrid<'a> { match self { - ExpandedDevice::Xc4k(edev) => &edev.egrid, + ExpandedDevice::Xc4000(edev) => &edev.egrid, ExpandedDevice::Xc5200(edev) => &edev.egrid, ExpandedDevice::Virtex(edev) => &edev.egrid, ExpandedDevice::Virtex2(edev) => &edev.egrid, @@ -150,7 +150,7 @@ impl<'a> ExpandedDevice<'a> { pub fn bs_geom(&self) -> &BitstreamGeom { match self { - ExpandedDevice::Xc4k(edev) => &edev.bs_geom, + ExpandedDevice::Xc4000(edev) => &edev.bs_geom, ExpandedDevice::Xc5200(edev) => &edev.bs_geom, ExpandedDevice::Virtex(edev) => &edev.bs_geom, ExpandedDevice::Virtex2(edev) => &edev.bs_geom, @@ -180,18 +180,18 @@ impl GeomDb { pub fn expand_grid(&self, dev: &Device) -> ExpandedDevice { let grid = &self.grids[dev.grids[dev.grid_master]]; match grid { - Grid::Xc4k(grid) => { + Grid::Xc4000(grid) => { let intdb = &self.ints[match grid.kind { - prjcombine_xc4k::grid::GridKind::Xc4000 => "xc4000", - prjcombine_xc4k::grid::GridKind::Xc4000A => "xc4000a", - prjcombine_xc4k::grid::GridKind::Xc4000H => "xc4000h", - prjcombine_xc4k::grid::GridKind::Xc4000E => "xc4000e", - prjcombine_xc4k::grid::GridKind::Xc4000Ex => "xc4000ex", - prjcombine_xc4k::grid::GridKind::Xc4000Xla => "xc4000xla", - prjcombine_xc4k::grid::GridKind::Xc4000Xv => "xc4000xv", - prjcombine_xc4k::grid::GridKind::SpartanXl => "spartanxl", + prjcombine_xc4000::grid::GridKind::Xc4000 => "xc4000", + prjcombine_xc4000::grid::GridKind::Xc4000A => "xc4000a", + prjcombine_xc4000::grid::GridKind::Xc4000H => "xc4000h", + prjcombine_xc4000::grid::GridKind::Xc4000E => "xc4000e", + prjcombine_xc4000::grid::GridKind::Xc4000Ex => "xc4000ex", + prjcombine_xc4000::grid::GridKind::Xc4000Xla => "xc4000xla", + prjcombine_xc4000::grid::GridKind::Xc4000Xv => "xc4000xv", + prjcombine_xc4000::grid::GridKind::SpartanXl => "spartanxl", }]; - ExpandedDevice::Xc4k(grid.expand_grid(intdb)) + ExpandedDevice::Xc4000(grid.expand_grid(intdb)) } Grid::Xc5200(grid) => { let intdb = &self.ints["xc5200"]; diff --git a/prjcombine_xilinx_rd2geom/Cargo.toml b/prjcombine_xilinx_rd2geom/Cargo.toml index 954641ad..98be03bd 100644 --- a/prjcombine_xilinx_rd2geom/Cargo.toml +++ b/prjcombine_xilinx_rd2geom/Cargo.toml @@ -15,8 +15,8 @@ prjcombine_rdgrid.workspace = true prjcombine_rdverify.workspace = true prjcombine_xilinx_geom.workspace = true prjcombine_rawdump.workspace = true -prjcombine_xc4k_rdverify.workspace = true -prjcombine_xc4k_rd2db.workspace = true +prjcombine_xc4000_rdverify.workspace = true +prjcombine_xc4000_rd2db.workspace = true prjcombine_xc5200_rdverify.workspace = true prjcombine_xc5200_rd2db.workspace = true prjcombine_virtex_rdverify.workspace = true diff --git a/prjcombine_xilinx_rd2geom/src/main.rs b/prjcombine_xilinx_rd2geom/src/main.rs index b5346062..f49f1e40 100644 --- a/prjcombine_xilinx_rd2geom/src/main.rs +++ b/prjcombine_xilinx_rd2geom/src/main.rs @@ -16,7 +16,7 @@ mod virtex4; mod virtex5; mod virtex6; mod virtex7; -mod xc4k; +mod xc4000; mod xc5200; #[derive(Debug, Parser)] @@ -51,7 +51,7 @@ fn main() -> Result<(), Box> { println!("INGEST {} {:?}", rd.part, rd.source); let (pre, idb) = match &rd.family[..] { "xc4000e" | "xc4000ex" | "xc4000xla" | "xc4000xv" | "spartanxl" => { - xc4k::ingest(&rd, verify) + xc4000::ingest(&rd, verify) } "xc5200" => xc5200::ingest(&rd, verify), "virtex" | "virtexe" => virtex::ingest(&rd, verify), diff --git a/prjcombine_xilinx_rd2geom/src/xc4k.rs b/prjcombine_xilinx_rd2geom/src/xc4000.rs similarity index 75% rename from prjcombine_xilinx_rd2geom/src/xc4k.rs rename to prjcombine_xilinx_rd2geom/src/xc4000.rs index beb76fc5..1d0df414 100644 --- a/prjcombine_xilinx_rd2geom/src/xc4k.rs +++ b/prjcombine_xilinx_rd2geom/src/xc4000.rs @@ -4,8 +4,8 @@ use prjcombine_xilinx_geom::{Bond, Grid}; use std::collections::BTreeSet; use crate::db::{make_device, PreDevice}; -use prjcombine_xc4k_rd2db::{bond, grid, int}; -use prjcombine_xc4k_rdverify::verify_device; +use prjcombine_xc4000_rd2db::{bond, grid, int}; +use prjcombine_xc4000_rdverify::verify_device; pub fn ingest(rd: &Part, verify: bool) -> (PreDevice, Option) { let mut grid = grid::make_grid(rd); @@ -15,14 +15,14 @@ pub fn ingest(rd: &Part, verify: bool) -> (PreDevice, Option) { let edev = grid.expand_grid(&int_db); for (pkg, pins) in rd.packages.iter() { let bond = bond::make_bond(&edev, pkg, pins, &mut cfg_io); - bonds.push((pkg.clone(), Bond::Xc4k(bond))); + bonds.push((pkg.clone(), Bond::Xc4000(bond))); } if verify { verify_device(&edev, rd); } grid.cfg_io = cfg_io; ( - make_device(rd, Grid::Xc4k(grid), bonds, BTreeSet::new()), + make_device(rd, Grid::Xc4000(grid), bonds, BTreeSet::new()), Some(int_db), ) }