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The System of Physical Design(IC Layout) Verification by Multi-threaded Concurrent.

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xavierlee17/physical_design_verificalion

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# Author : Xavier Lee
# Email  : [email protected]
# If have any problem, please contact me immediately.

# 鑒於很多 IC Design 公司還繼續在使用 Calibre 本身自帶的GUI程式去做Verification,雖然也有一部分公司在使用自己寫的Script去建立驗證環境,
# 但都會由於一些原因會造成多多少少的不穩定,抑或會造成非開發人員與經驗不足的員工的設置錯誤,還有一個最大的問題:效率太低。
# 由於見到太多不明所以然的“事故”,於是開發了這一套環境,去更加方便地使用Calibre,以及達到在多Process的情況下統一、方便地管理驗證環境的目的。
# 有一系列的彩蛋會隱藏于這個腳本之中,而這些彩蛋--個人建議,並不要告知非開發人員,擔心他們弄錯,造成debug以及管理的不便。

# 兼容的EDA工具 :Calibre(2013+),Virtuoso(6.1.x),華大九天Aether,Laker(敬請期待)。
# 支持的運行系統 :Red Hat Enterprise Linux 5+,Cent OS 6+,Debian 8+,Ubuntu 12+。 (tcsh!!!)
# 最差的機器環境 :8 CPU,16G Memory.(真的很慢)
# 建議的機器環境 :32+ CPU,64G+ Memory.(才剛剛好)
# 支持的運行模式 :Local(默認32個CPU,可調整),LSF mode with ONE machine(可調整),LSF mode with muti-machine(可調整).

# 個人提供的Calibre Rule File :
#        1. Power Check or Extract
#        2. Net Open For Finfet
#        3. Power or Net Open For All Process
#        4. Singal VIA For Power/Net
#        5. Missing VIA for All(Power and Singal)
#        6. GDSII/OASIS Compared between 2 files

# 歡迎各位有需要或感興趣的人士提供各種各樣的意見和建議。新手上路,請多多支持。
# Thank you!

# Schedule:
# 2019-6-30 -- Version 0.0(本人有拖延癥,日期可能會改,請發送EMAIL催更。)

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