Микропроцессор

Общее описание:

• Вариант: 24
• Архитектура: гарвардская
• Тип ПЗУ: синхронное
• Тип ОЗУ: асинхронное
• Размер шины адреса: 16
• Размер шины данных: 8
• Тип адресации: прямая + прямая регистровая
• Количество РОН: 12
• Команда условного перехода: JNZ

Кэш:

• Тип записи: сквозная с отображением
• Алгоритм замещения: наименьшего использования
• Ассоциативность: 2

Стек:

• Размер стека: 9
• Направление роста: вниз

Арбитраж:

• Тип арбитра: децентрализованный кольцевой

Предсказание переходов:

• Тип схемы: A5
• История: Local HR, 3 бита

КПДП:

• Начальный адрес: 8
• Объем: 10

Команды:

• HLT — остановка выполнения
• NOP — пустая операция
• MOV <register> <register> — перемещение 2 байтов из РОН в РОН
• MOV <address> <register> — перемещение 2 байтов из ОЗУ в РОН
• MOV <register> <address> — перемещение 2 байтов из РОН в ОЗУ
• MOV <register> [<register>] — перемещение 2 байтов из РОН в ОЗУ по адресу, указанному в РОН
• MOV [<register>] register — перемещение 2 байтов из ОЗУ по адресу, указанному в первом РОН, во второй РОН
• PUSH <register> — запись 2 байтов из РОН в стек
• PUSH <address> — запись 2 байтов из ОЗУ в стек
• PUSH [<register>] — запись 2 байтов из ОЗУ по адресу, указанному в РОН, в стек
• POP <register> — запись 2 байтов из стека в РОН
• POP <address> — запись 2 байтов из стека в ОЗУ
• POP [<register>] — запись 2 байтов из стека в ОЗУ по адресу, указанному в РОН
• JMP <address> — безусловный переход на инструкцию по адресу в ПЗУ
• JNZ <address> — переход на инструкцию по адресу в ПЗУ, если установлен флаг ZF
• SUB <register> <register>— вычитание из 2-байтового значения первого РОН 2-байтового значения из второго РОН, результат в первом РОН
• SUB <register> <address> — вычитание из 2-байтового значения РОН 2-байтового значения ОЗУ, результать в РОН
• SUB <register> [<register>] — вычитание из 2-байтового значения первого РОН 2-байтового значения ОЗУ по адресу, указанному во втором РОН, результат в первом РОН
• AND
• NOTZ
• SRL